时序约束文件的生成方法、装置以及RTL仿真设备

摘要

一种时序约束文件的生成方法、装置及RTL仿真设备。所述方法包括：获取与寄存器传输级RTL描述信息相对应的时序信息；按照预设的规则解析所获取的时序信息，并根据解析出的时序信息以及与所述解析出的时序信息对应的RTL描述信息，生成相应的时序约束文件。应用所述方法，可以有效地减小设计人员的工作量，提高时序约束文件的生成效率，从而有效地缩短芯片的设计周期。

权利要求

1.一种时序约束文件的生成方法，其特征在于，包括：

获取与寄存器传输级RTL描述信息相对应的时序信息；

按照预设的规则解析所获取的时序信息，并根据解析出的时序信息以及与所述解析出的时序信息对应的RTL描述信息，生成相应的时序约束文件，包括：提取所获取的时序信息中的属性信息以及所述属性信息所对应的属性值；将所提取的属性信息、所述属性信息所对应的属性值以及与所述属性信息对应的RTL描述信息转换成时序约束信息；根据所述时序约束信息生成所述时序约束文件。

2.如权利要求1所述的时序约束文件的生成方法，其特征在于，所获取的时序信息以注释的方式设置在对应的RTL描述信息中。

3.如权利要求1所述的时序约束文件的生成方法，其特征在于，所述属性信息包括以下至少一种：时钟信息，输入的延时信息，输出的延时信息以及虚假路径信息。

4.如权利要求3所述的时序约束文件的生成方法，其特征在于，所述时钟信息包括：时钟名称、时钟周期、时钟的波形以及时钟的类别。

5.一种时序约束文件的生成装置，其特征在于，包括：

获取单元，用于获取与RTL描述信息相对应的时序信息；

解析单元，用于按照预设的规则解析所获取的时序信息；所述解析单元包括：提取子单元，用于提取所获取的时序信息中的属性信息以及所述属性信息所对应的属性值；

生成单元，用于根据解析出的时序信息以及与所述解析出的时序信息对应的RTL描述信息，生成相应的时序约束文件；所述生成单元包括：转换子单元，用于将所提取的属性信息、所述属性信息所对应的属性值以及与所述属性信息对应的RTL描述信息转换成时序约束信息；生成子单元，用于根据所述时序约束信息生成所述时序约束文件。

6.如权利要求5所述的时序约束文件的生成装置，其特征在于，所述获取单元所获取的时序信息以注释的方式设置在对应的RTL描述信息中。

7.如权利要求5所述的时序约束文件的生成装置，其特征在于，所述属性信息包括以下至少一种：时钟信息，输入的延时信息，输出的延时信息以及虚假路径信息。

8.如权利要求7所述的时序约束文件的生成装置，其特征在于，所述时钟信息包括：时钟名称、时钟周期、时钟的波形以及时钟的类别。

9.一种RTL仿真设备，其特征在于，包括如权利要求5至8任一项所述的时序约束文件的生成装置。

说明书

时序约束文件的生成方法、装置以及RTL仿真设备

技术领域

[0001] 本发明涉及芯片设计的技术领域，具体涉及一种时序约束文件的生成方法、装置以及RTL仿真设备。

背景技术

[0002] 寄存器传输级（Register Transfer Level，RTL）文件以及时序约束文件均是在芯片的设计过程中产生的。其中，RTL文件包括RTL描述信息，根据所述RTL描述信息可以对芯片的设计方案进行RTL仿真。所述时序约束文件包括时序约束信息，所述时序约束信息是用于表征所述芯片的时序信息的文件。根据所述RTL文件以及所述时序约束文件可以生成带时序信息的门级网表，进而可以根据所述门级网表对所述芯片进行门级仿真。

[0003] 随着电子芯片的设计规模越来越大，相应的时序约束文件也越来越复杂。现有的芯片设计流程中，时序约束文件必须由设计人员手工输入的，不仅增加了设计人员的工作量，而且容易出错，芯片的设计周期被延长。

[0004] 并且，由于所述时序约束文件非常繁琐，致使输入所述时序约束文件的工作很难被其他设计人员接替，因此时序约束文件的生成效率降低，也会导致芯片的设计周期被延长。

发明内容

[0005] 本发明实施例解决的问题是如何缩短芯片的设计周期。

[0006] 为解决上述问题，本发明实施例提供一种时序约束文件的生成方法，所述方法包括：

[0007] 获取与寄存器传输级RTL描述信息相对应的时序信息；

[0008] 按照预设的规则解析所获取的时序信息，并根据解析出的时序信息以及与所述解析出的时序信息对应的RTL描述信息，生成相应的时序约束文件。

[0009] 可选地，所获取的时序信息以注释的方式设置在对应的RTL描述信息中。

[0010] 可选地，所述按照预设的规则解析所获取的时序信息，并根据解析出的时序信息以及与所述解析出的时序信息对应的RTL描述信息，生成相应的时序约束文件，包括：

[0011] 提取所获取的时序信息中的属性信息以及所述属性信息所对应的属性值；

[0012] 将所提取的属性信息、所述属性信息所对应的属性值以及与所述属性信息对应的RTL描述信息转换成时序约束信息；

[0013] 根据所述时序约束信息生成所述时序约束文件。

[0014] 可选地，所述属性信息包括以下至少一种：时钟信息，输入的延时信息，输出的延时信息以及虚假路径信息。

[0015] 可选地，所述时钟信息包括：时钟名称、时钟周期、时钟的波形以及时钟的类别。

[0016] 本发明的实施例还提供了一种时序约束文件的生成装置，所述装置包括：

[0017] 获取单元，用于获取与RTL描述信息相对应的时序信息；

[0018] 解析单元，用于按照预设的规则解析所获取的时序信息；

[0019] 生成单元，用于根据解析出的时序信息以及与所述解析出的时序信息对应的RTL描述信息，生成相应的时序约束文件。

[0020] 可选地，所述获取单元所获取的时序信息以注释的方式设置在对应的RTL描述信息中。

[0021] 可选地，所述解析单元包括：

[0022] 提取子单元，用于提取所获取的时序信息中的属性信息以及所述属性信息所对应的属性值；

[0023] 所述生成单元包括：

[0024] 转换子单元，用于将所提取的属性信息、所述属性信息所对应的属性值以及与所述属性信息对应的RTL描述信息转换成时序约束信息；

[0025] 生成子单元，用于根据所述时序约束信息生成所述时序约束文件。

[0026] 可选地，所述属性信息包括以下至少一种：时钟信息，输入的延时信息，输出的延时信息以及虚假路径信息。

[0027] 可选地，所述时钟信息包括：时钟名称、时钟周期、时钟的波形以及时钟的类别。

[0028] 本发明的实施例还提供了一种RTL仿真设备，所述设备包括上述的时序约束文件的生成装置。

[0029] 与现有技术相比，本发明实施例的技术方案具有以下优点：

[0030] 通过获取与RTL描述信息相对应的时序信息，并对所获取的时序信息进行解析，进而可以根据RTL描述信息以及解析出的时序信息自动生成时序约束文件，而无须人工手写时序约束文件，从而可以减小设计人员的工作量，避免因手写时序约束文件出现的错误，并且可以提高时序约束文件的生成效率，缩短芯片的设计周期。

附图说明

[0031] 图1是本发明实施例中的时序约束文件的生成方法的流程图；

[0032] 图2是本发明实施例中解析时序信息并生成对应的时序约束文件的流程图；

[0033] 图3是本发明实施例中时序约束文件的生成装置的结构示意图。

具体实施方式

[0034] 目前，时序约束文件都是通过人工输入出来的，增加了设计人员的工作量的同时，也增加了人为错误出现的概率。并且，由于时序约束文件通常都比较繁琐，输入所述时序约束文件的工作很难由其他设计人员接替，时序约束文件的生成效率降低。因此，导致芯片的设计周期被延长。

[0035] 针对上述问题，本发明的实施例提供了一种时序约束文件的生成方法，所述方法通过获取时序信息，并对所获取的时序信息进行解析，再根据解析出的时序信息以及与所述解析出的时序信息对应的RTL描述信息自动生成时序约束文件。相对于现有的人工输入所述时序约束文件，本发明的实施例中的方法可以有效地减小设计人员的工作量，提高时序约束文件的生成效率，从而有效地缩短芯片的设计周期。

[0036] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0037] 参见图1，本实施例提供了一种时序约束文件的生成方法，所述方法可以包括如下步骤：

[0038] 步骤110：获取与寄存器传输级RTL描述信息相对应的时序信息。

[0039] 在具体实施中，可以通过多种方式获取时序信息。例如：可以在接收到相应的控制指令后自动获取所述时序信息，也可以是接收用户以某种方式输入的时序信息。无论通过何种方式获取所述时序信息，均可以以注释的方式设置在对应的RTL描述信息中。

[0040] 需要说明的是，在用户通过某种方式输入所述时序信息时，输入所述时序信息的方式不受限制，只要所输入的时序信息不影响RTL仿真即可。

[0041] 在具体实施中，所述时序信息可以包括属性信息以及与所述属性信息对应的属性值。其中，所述属性信息可以包括时钟信息、输入的延时信息、输出的延时信息以及虚假路径信息等。所述属性值可以是所述时钟信息、输入的延时信息、输出的延时信息以及虚假路径信息的属性值。例如，所述时钟信息可以包括时钟名称、时钟周期、时钟波形以及时钟的类别，对应的时钟信息的属性值可以为：时钟的具体名称，时钟的周期值，时钟波形的高、低电平值，以及所述时钟是某一基准时钟的同步时钟还是异步时钟。

[0042] 需要说明的是，所述时序信息所包括的属性信息并不限于上述实施例所列举的属性信息，对应地，所述属性信息的属性值也不限于上述实施例所列举的属性值，本领域技术人员可以根据实际需要增加或减少上述属性信息以及属性值。

[0043] 步骤120：按照预设的规则解析所获取的时序信息，并根据解析出的时序信息以及与所述解析出的时序信息对应的RTL描述信息，生成相应的时序约束文件。

[0044] 在具体实施中，所述预设的规则可以由本领域技术人员根据实际需要进行设定，此处不作限定。例如，所述预设的规则可以是只解析所获取的时序信息中的部分时序信息，以及解析所述部分时序信息的方式等。本实施例中以所述预设的规则为解析所获取的全部时序信息为例进行说明。

[0045] 由上述内容可知，经过步骤110获取所述时序信息，再经过步骤120即可自动生成相应的时序约束文件，而无须人工输入所述时序约束文件，从而可以有效缩短芯片的设计周期。即便在步骤110中接收的时序信息是用户通过某种方式输入的，由于用户输入所述时序信息时无须考虑RTL描述信息之间的逻辑关系，只要在对应的RTL描述信息中输入相应的时序信息即可，因此，可以有效提高时序约束文件的生成效率。

[0046] 为了使本领域技术人员更好地理解和实现本发明实施例，以下参照图2，通过一个具体实施例说明如何解析并生成相应的时序约束文件，具体步骤如下：

[0047] 步骤210：提取所获取的时序信息中的属性信息以及所述属性信息所对应的属性值。

[0048] 例如，在解析所获取的时序信息时，可以提取所获取的时序信息中的时钟信息以及所述时钟信息对应的时钟周期值等属性值。

[0049] 对应地，在根据解析出的时序信息以及与解析出的时序信息对应的RTL描述信息生成相应的时序约束文件时，则可以按照如下步骤220以及步骤230生成所述时序约束文件。

[0050] 步骤220：将所提取的属性信息、所述属性信息所对应的属性值以及所述属性信息对应的RTL描述信息转换成时序约束信息。

[0051] 所述时序约束信息既包括RTL描述信息中的部分信息，又包括所获取的时序信息中的部分信息，并且所述时序信息与RTL描述信息相对应。因此，将步骤210中提取到的属性信息、所述属性信息所对应的属性值以及与所述属性值对应的RTL描述信息中的部分信息进行转换，以获得对应的时序约束信息。

[0052] 例如，若步骤210中所提取到的是时钟信息以及所述时钟信息对应的时钟周期值等属性值，则可以将提取到的时钟信息、所述时钟信息对应的时钟周期值等属性值以及RTL描述信息中用于描述所述时钟的信息进行转换，获得关于所述时钟的时序约束信息。

[0053] 步骤230：根据所述时序约束信息生成所述时序约束文件。

[0054] 所述时序约束文件是由多条时序约束信息组成的，因此，根据步骤220中获得的多条时序约束信息，即可以获得相应的时序约束文件。

[0055] 为使本领域技术人员更好地理解和实现本发明实施例，以下对上述时序约束文件的生成方法所对应的装置进行详细描述。

[0056] 参见图3，本实施例提供了一种时序约束文件的生成装置，所述装置可以包括获取单元310，解析单元320以及生成单元330。其中，

[0057] 所述获取单元310用于获取与RTL描述信息相对应的时序信息；

[0058] 所述解析单元320用于按照预设的规则解析所获取的时序信息；

[0059] 所述生成单元330，用于根据解析出的时序信息以及与所解析出的时序信息对应的RTL描述信息，生成相应的时序约束文件。

[0060] 在具体实施中，所述时序约束文件的生成装置可以设置在RTL仿真设备中，与RTL仿真同时进行。

[0061] 在具体实施中，所述获取单元310可以通过多种方式获取时序信息。例如：可以在接收到相应的控制指令后自动获取所述时序信息，也可以接收用户以某种方式输入的时序信息。无论通过何种方式获取所述时序信息，均可以以注释的方式设置在对应的RTL描述信息中。

[0062] 其中，所述时序信息可以包括属性信息以及与所述属性信息对应的属性值。其中，所述属性信息可以包括时钟信息、输入的延时信息、输出的延时信息以及虚假路径信息等。所述属性值可以是所述时钟信息、输入的延时信息、输出的延时信息以及虚假路径信息的属性值。例如，所述时钟信息可以包括时钟名称、时钟周期、时钟波形以及时钟的类别。

[0063] 在具体实施中，所述解析单元320可以包括提取子单元3202，用于提取所获取的时序信息中的属性信息以及所述属性信息所对应的属性值。对应地，所述生成单元330可以包括转换子单元3302以及生成子单元3304。其中，所述转换子单元3302用于将提取子单元3202所提取到的属性信息和所述属性信息所对应的属性值，以及与所述属性信息对应的RTL描述信息转换成时序约束信息。所述生成子单元3304用于根据所述转换子单元3302获得的时序约束信息生成时序约束文件。

[0064] 由此可以看出，通过获取单元310获取与RTL描述信息对应的时序信息，由解析单元320对所获取的时序信息进行解析，再由生成单元330根据解析出的时序信息以及与所解析出的时序信息对应的RTL描述信息自动生成相应的时序约束文件，而无须人工手写所述时序约束文件，既降低了设计人员的工作量，又提高了所述时序约束文件的生成效率，从而可以有效缩短芯片的设计周期。

[0065] 本发明的实施例还提供了一种RTL仿真设备，所述RTL仿真设备包括上述的时序约束文件的生成装置。这样，生成所述时序约束文件的工作可以与RTL仿真同时进行。

[0066] 本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。

[0067] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。