缺陷杀伤率分析方法及分析系统

摘要

本发明揭示了一种缺陷杀伤率分析方法及分析系统，包括根据产品布局获得待测区域的关键点在芯片内的第一坐标；进行映像图测量，记录待测区域中失败的点的位线和字线的地址，并转化为相对于所述关键点的第二坐标；由所述第一坐标和第二坐标限定所述失败的点在芯片内的实际坐标，从而使得映像图中具有所述失败的点的精确位置；结合线上检测的规则，将所述映像图和缺陷检测图叠图，以分析缺陷和映像图的关联以及获得缺陷杀伤率。本发明在分析时快速有效，且精确度高，有利于促进制造工艺的改进。

权利要求

1.一种缺陷杀伤率分析方法，其特征在于，包括：根据产品布局获得待测区域的关键点在芯片内的第一坐标；

进行映像图测量，记录待测区域中失败的点的位线和字线的地址，并转化为相对于所述关键点的第二坐标；

由所述第一坐标和第二坐标限定所述失败的点在芯片内的实际坐标，从而使得映像图中具有所述失败的点的精确位置；

结合线上检测的规则，将所述映像图和缺陷检测图叠图，以分析缺陷和映像图的关联以及获得缺陷杀伤率。

2.如权利要求1所述的缺陷杀伤率分析方法，其特征在于，所述待测区域为SRAM区域。

3.如权利要求2所述的缺陷杀伤率分析方法，其特征在于，所述关键点为所述SRAM区域的一个角。

4.如权利要求1所述的缺陷杀伤率分析方法，其特征在于，在所述结合线上检测的规则，将所述映像图和缺陷检测图叠图之前，还包括：进行缺陷检测，以获得具有缺陷的所述缺陷检测图。

5.如权利要求1所述的缺陷杀伤率分析方法，其特征在于，所述实际坐标为第一坐标和第二坐标的和。

6.如权利要求1所述的缺陷杀伤率分析方法，其特征在于，所述线上检测的规则包括：芯片大小、位置朝向及起始点坐标。

7.如权利要求1所述的缺陷杀伤率分析方法，其特征在于，所述叠图的方法为：比较一个芯片中失败的点与缺陷是否匹配，并分别记录。

8.如权利要求7所述的缺陷杀伤率分析方法，其特征在于，所述比较一个芯片中失败的点与缺陷是否匹配时的误差范围为0～200μm。

9.如权利要求7所述的缺陷杀伤率分析方法，其特征在于，所述缺陷杀伤率的计算公式为：失败的点与缺陷相匹配的数量/（失败的点与缺陷不匹配的数量+失败的点与缺陷相匹配的数量）。

10.一种应用于如权利要求1-9中任意一项所述的缺陷杀伤率分析方法的分析系统，包括：第一检测设备，用于对产线上产品直接进行缺陷检测，以提供缺陷检测图；

第二检测设备，用于获取产品的映像图，并精确定位出映像图中失败的点的位置；

处理端，所述处理端获取所述缺陷检测图及具有所述失败的点的精确位置的映像图，输出叠图，所述叠图包括有缺陷和映像图的关联以及缺陷杀伤率。

说明书

缺陷杀伤率分析方法及分析系统

技术领域

[0001] 本发明涉及半导体技术领域，特别是涉及失效分析过程中的一种缺陷杀伤率分析方法及分析系统。

背景技术

[0002] 集成电路的生产制造是一个非常复杂的过程，因此，如何保证产品的质量是一重要问题。通常，业内为了提高良率，需要进行失效分析（Failure Analysis），以获知在出现某一缺陷时对产品的影响是否严重，并由此提出改进方案，优化制程。

[0003] 随着CD尺寸的越来越小，需要更精准的缺陷分析，例如需要技术人员精确的了解某种缺陷的杀伤率（killer rate）是多少，对良率（yield）的影响有多大；某个地址（bin，通常记录为坐标形式）的良率损失（yield loss）是什么原因造成的；以及在良率的改进过程中的重点在哪里。为了能够解决这些问题，现有技术中的一种常用的缺陷杀伤率分析方法包括：

[0004] 针对特定的区域，进行逐站（stop）扫描。通常，是做映像图（bitmapping）的扫描，针对区域例如是静态存储（SRAM）区域，获得地址。在探针测试（CP test）后将映像图获得的地址和缺陷（defect）进行对比，并对检测不到的芯片（die）进行物理验证分析（PFA），从而得到完整的良率损失结果。

[0005] 然而，上述方法有三大缺陷：1、效率太低。在形成CP检测图（map）后，需要人工列出不良芯片（bad die）的所有缺陷，再人工与映像图获得的地址进行对比，这是极为耗费时间的。2、准确率低，通常一个芯片对到1个缺陷就可以判定为不良芯片，但是很有可能芯片里面有很多颗都是对良率影响严重的缺陷，只算1个会影响分析的结果。3、由缺陷2可知，杀伤率公式为1-(有缺陷但CP检测活的芯片/(有缺陷但CP检测活的芯片+有缺陷且CP检测死的芯片))/(没缺陷且CP检测活的芯片/(没缺陷且CP检测活的芯片+没缺陷但CP检测死的芯片))是不准确的。

发明内容

[0006] 本发明的目的在于，提供一种缺陷杀伤率分析方法及分析系统，以提高分析效率和分析结果的准确性。

[0007] 为解决上述技术问题，本发明提供一种缺陷杀伤率分析方法，包括：

[0008] 根据产品布局获得待测区域的关键点在芯片内的第一坐标；

[0009] 进行映像图测量，记录待测区域中失败的点的位线和字线的地址，并转化为相对于所述关键点的第二坐标；

[0010] 由所述第一坐标和第二坐标限定所述失败的点在芯片内的实际坐标，从而使得映像图中具有所述失败的点的精确位置；

[0011] 结合线上检测的规则，将所述映像图和缺陷检测图叠图，以分析缺陷和映像图的关联以及获得缺陷杀伤率。

[0012] 可选的，对于所述的缺陷杀伤率分析方法，所述待测区域为SRAM区域。

[0013] 可选的，对于所述的缺陷杀伤率分析方法，所述关键点为所述SRAM区域的一个角。

[0014] 可选的，对于所述的缺陷杀伤率分析方法，在所述结合线上检测的规则，将所述映像图和缺陷检测图叠图之前，还包括：

[0015] 进行缺陷检测，以获得具有缺陷的所述缺陷检测图。

[0016] 可选的，对于所述的缺陷杀伤率分析方法，所述实际坐标为第一坐标和第二坐标的和。

[0017] 可选的，对于所述的缺陷杀伤率分析方法，所述线上检测的规则包括：芯片大小、位置朝向及起始点坐标。

[0018] 可选的，对于所述的缺陷杀伤率分析方法，所述叠图的方法为：比较一个芯片中失败的点与缺陷是否匹配，并分别记录。

[0019] 可选的，对于所述的缺陷杀伤率分析方法，所述比较一个芯片中失败的点与缺陷是否匹配时的误差范围为0～200μm。

[0020] 可选的，对于所述的缺陷杀伤率分析方法，所述缺陷杀伤率的计算公式为：

[0021] 失败的点与缺陷相匹配的数量/（失败的点与缺陷不匹配的数量+失败的点与缺陷相匹配的数量）。

[0022] 本发明还提供一种应用于所述的缺陷杀伤率分析方法的分析系统，包括：

[0023] 第一检测设备，用于对产线上产品直接进行缺陷检测，以提供缺陷检测图；

[0024] 第二检测设备，用于获取产品的映像图，并精确定位出映像图中失败的点的位置；

[0025] 处理端，所述处理端获取所述缺陷检测图及具有所述失败的点的精确位置的映像图，输出叠图，所述叠图包括有缺陷和映像图的关联以及缺陷杀伤率。

[0026] 与现有技术相比，本发明提供的缺陷杀伤率分析方法及分析系统中，根据产品布局获得待测区域的关键点在芯片内的第一坐标；进行映像图测量，记录待测区域中失败的点的位线和字线的地址，并转化为相对于所述关键点的第二坐标；由所述第一坐标和第二坐标限定所述失败的点在芯片内的实际坐标，从而使得映像图中具有所述失败的点的精确位置；结合线上检测的规则，将所述映像图和缺陷检测图叠图，以分析缺陷和映像图的关联以及获得缺陷杀伤率。

[0027] 相比现有技术，存在如下优点：

[0028] 1、由于该分析系统的建立，能够迅速的分析缺陷和映像图的关系，避免了传统工艺中需要人力一一匹配对比，极大的缩短了所需时间，提高了工作效率，从而有利于加快对制程工艺的优化;

[0029] 2、使得分析的准确度得以提高，现有技术中的映像图中只会标出不良芯片，本发明则有了精确的缺陷位置，在不良芯片中有多个缺陷检测失败的情况下，也不会发生遗漏，从而大大的提高了准确度;

[0030] 3、依据本发明提供的计算公式，能够获得更准确的数据，从而正确的表征当前工艺的能力。

附图说明

[0031] 图1为本发明中缺陷杀伤率分析方法的流程图；

[0032] 图2a-图2c为本发明一实施例中的缺陷杀伤率分析方法过程中的示意图。

具体实施方式

[0033] 下面将结合示意图对本发明的缺陷杀伤率分析方法及分析系统进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

[0034] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

[0035] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0036] 本发明的核心思想在于，提供一种缺陷杀伤率分析方法及分析系统。发明人在长期的工作中认为，现有分析方法耗时耗力，因此，提供一种能够代替人力进行对比的系统，该系统能够将缺陷在映像图中进行定位，从而极大的节省了时间，提高了工作效率，本发明主要针对于如何实现这种新的分析法发，以达到快速高效的结果。

[0037] 以下列举所述缺陷杀伤率分析方法及分析系统的较优实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。

[0038] 基于上述思想，本发明提供一种应用于缺陷杀伤率分析方法的分析系统，包括：

[0039] 第一检测设备，用于对产线上产品直接进行缺陷检测，以提供缺陷检测图；所述第一检测设备例如可以是线上（inline）用于检测缺陷的专用设备。

[0040] 第二检测设备，用于获取产品的映像图，并精确定位出映像图中失败的点的位置；较佳的，例如可以是探针（chip prober，CP）检测设备。

[0041] 处理端，所述处理端获取所述缺陷检测图及具有所述失败的点的精确位置的映像图，输出叠图，所述叠图包括有缺陷和映像图的关联以及缺陷杀伤率。

[0042] 请参考图1，下面针对所述分析系统的如何进行良率分析的方法加以详细说明，包括：

[0043] 步骤S101：根据产品布局（layout）获得待测区域的关键点在芯片内的第一坐标；优选的，所述待测区域为静态存储（SRAM）区域，如图2a所示，在一个芯片（die）中，包括有SRAM区域2（图中示出一个），设定关键点为SRAM区域2的左下角顶点A处，则可以由布局情况获得顶点A的坐标（x1，y1）。

[0044] 步骤S102：进行映像图（bitmapping）测量，记录待测区域中失败的点的位线（BL）和字线（WL）的地址，并转化为相对于所述关键点的第二坐标；请参考图2b，在进行映像图测量时，点B处检测失败（fail），则通过测量过程中运算出的位线（BL）和字线（WL）能够表征点B在SRAM区域2的位置，而所述SRAM区域2的顶点A处的坐标已知，因此，通过将点B的位线（BL）和字线（WL）加以转换，形成相对于顶点A的且与顶点A相同的坐标类型（例如正负、最小单位的统一等）的第二坐标（x2，y2）。

[0045] 步骤S103：由所述第一坐标和第二坐标限定所述失败的点在芯片内的实际坐标，从而使得映像图中具有所述失败的点的精确位置；如图2c所示，在芯片1中，在得知第一坐标（x1，y1）与第二坐标（x2，y2）的情况下，所述失败的点在芯片内的实际坐标为（x1+x2，y1+y2），由此，可以将每个检测到的失败的点采取该处理过程，从而使得映像图中具有每个失败的点的精确位置。该处理过程可以在所述第二检测设备中完成，因而大大降低了处理时间。

[0046] 步骤S104：结合线上检测的规则，将所述映像图和缺陷检测图叠图，以分析缺陷和映像图的关联以及获得缺陷杀伤率。所述缺陷检测图可以由第一检测设备获得，通常情况下，线上（inline）会保留这些数据，可以直接获得，也可以是利用第一检测设备再次进行检测以获得。所述线上检测的规则包括：芯片大小（die size）、位置朝向（orientation）及起始点坐标（center location），结合这些规则，将包括有失败的点的精确位置的映像图和缺陷检测图进行叠图，所述叠图的方法为：比较一个芯片中缺陷与失败的点是否匹配，并分别记录。优选的，所述比较一个芯片中缺陷与失败的点是否匹配时，以二者完全重合为佳，但是在实际操作中，由于各种因素，仅选择完全重合的点会产生遗漏，经发明人的深入研究发现，在误差范围为0～200μm时，也应归为缺陷匹配上失败的点，在超过该范围时，表明该点虽然是缺陷，但并没有失败。由此所述缺陷杀伤率的计算公式为：

[0047] 缺陷与失败的点相匹配的数量/（缺陷与失败的点不匹配的数量+缺陷与失败的点相匹配的数量）。

[0048] 该公式直接针对的是检测到的缺陷的数量，因此，能够精确有效的反映出缺陷对产品的影响。

[0049] 步骤S104可以由处理端完成，从而保证了叠图的精准，避免了遗漏，而且，通过处理端输出的叠图，可以直观的获悉缺陷和映像图的关联，精确了解缺陷的具体位置。采用本发明的系统及方法，能够大大的降低处理时间，通常可以在10分钟内完成检测，并获得相关数据，这比其现有技术中需要长达6小时以上的操作而言，效率获得了极大的提升，并且获得了更为精确的数据。

[0050] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。