等离子体处理方法和等离子体处理装置

摘要

在对多层膜进行等离子体蚀刻时，在扩大凹部的下端形状的同时抑制基底损失。进行下述步骤：将包含CF类气体和氧气的处理气体导入处理室内进行等离子体蚀刻，由此在多层膜形成直至规定深度的凹部的主蚀刻步骤，其中，该多层膜包括形成在基底硅膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜；和之后形成凹部直至基底硅膜露出的过蚀刻步骤，过蚀刻步骤反复进行2次以上的下述过蚀刻：使氧气对CF类气体的流量比相比于主蚀刻增加而进行的第一过蚀刻；使氧气对CF类气体的流量比相比于第一过蚀刻减少而进行的第二过蚀刻。

权利要求

1.一种等离子体处理方法，其在处理室内配置被处理基板，通过生成处理气体的等离子体，以形成了图案的掩模层作为掩模对形成在所述被处理基板的多层膜进行等离子体蚀刻，所述等离子体处理方法的特征在于：所述多层膜包括形成在基底硅膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜，所述等离子体处理方法进行下述步骤：将包含氟碳类气体和氧气的处理气体导入所述处理室内生成等离子体，进行等离子体蚀刻，由此在所述叠层膜形成直至规定深度的凹部的主蚀刻步骤；和之后形成凹部直至基底硅膜露出的过蚀刻步骤，所述过蚀刻步骤反复进行2次以上的下述过蚀刻：使所述氧气对所述氟碳类气体的流量比相比于所述主蚀刻增加而进行的第一过蚀刻；和使所述氧气对所述氟碳类气体的流量比相比于所述第一过蚀刻减少而进行的第二过蚀刻。

2.如权利要求1所述的等离子体处理方法，其特征在于：所述处理气体包含氢氟烃类气体，

在所述第二过蚀刻中，使所述处理气体中的所述氢氟烃类气体的流量比为零或相比于所述第一过蚀刻减少。

3.如权利要求1或2所述的等离子体处理方法，其特征在于：在所述第二过蚀刻中，在所述处理气体中含有CF4气体和NF3气体中的任一种或两种。

4.如权利要求1或2所述的等离子体处理方法，其特征在于：所述第一过蚀刻和所述第二过蚀刻的反复次数为6次以上。

5.如权利要求1或2所述的等离子体处理方法，其特征在于：所述第二过蚀刻的处理条件与所述主蚀刻步骤的处理条件相同。

6.如权利要求1或2所述的等离子体处理方法，其特征在于：构成所述叠层膜的第一膜和第二膜中，一方为氧化硅膜，另一方为氮化硅膜。

7.一种等离子体处理装置，其通过在处理室内生成处理气体的等离子体，以形成了图案的掩模层作为掩模对形成在被处理基板的多层膜进行等离子体蚀刻，所述等离子体处理装置的特征在于，包括：设置在所述处理室内的上部电极；

与所述上部电极相对设置，配置所述被处理基板的下部电极，该被处理基板形成有包括形成在基底硅膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜的所述多层膜；

对所述下部电极施加等离子体生成用高频电力的第一高频电源；

对所述下部电极施加偏压用高频电力的第二高频电源；和

控制部，该控制部使得进行下述步骤：将包含氟碳类气体和氧气的处理气体导入所述处理室内生成等离子体，进行等离子体蚀刻，由此在所述叠层膜形成直至规定深度的凹部的主蚀刻步骤；和之后形成凹部直至基底硅膜露出的过蚀刻步骤，所述控制部在所述过蚀刻步骤中反复进行2次以上的下述过蚀刻步骤：使所述氧气对所述氟碳类气体的流量比相比于所述主蚀刻增加而进行的第一过蚀刻；和使所述氧气对所述氟碳类气体的流量比相比于所述第一过蚀刻减少而进行的第二过蚀刻。

8.一种等离子体处理方法，其在处理室内配置被处理基板，通过生成处理气体的等离子体，以形成了图案的掩模层作为掩模对在所述被处理基板形成的多层膜进行等离子体蚀刻，所述等离子体处理方法的特征在于：所述多层膜包括形成在基底膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜，所述等离子体处理方法进行下述步骤：将包含氟碳类气体和氧气的处理气体导入所述处理室内生成等离子体，进行等离子体蚀刻，由此在所述叠层膜形成直至规定深度的凹部的主蚀刻步骤；和之后形成凹部直至基底膜露出的过蚀刻步骤，所述过蚀刻步骤反复进行2次以上的下述过蚀刻：使所述氧气对所述氟碳类气体的流量比相比于所述主蚀刻增加而进行的第一过蚀刻；使所述氧气对所述氟碳类气体的流量比相比于所述第一过蚀刻减少而进行的第二过蚀刻。

9.如权利要求8所述的等离子体处理方法，其特征在于：在所述第二过蚀刻中，所述处理气体中的所述氟碳类气体的流量比为零或相比于所述第一过蚀刻减少。

10.如权利要求8或9所述的等离子体处理方法，其特征在于：在所述第二过蚀刻中，在所述处理气体中包含使所述氧气相对所述氟碳类气体的流量比减少的气体。

11.如权利要求8或9所述的等离子体处理方法，其特征在于：所述第一过蚀刻和所述第二过蚀刻的反复次数为6次以上。

12.如权利要求8或9所述的等离子体处理方法，其特征在于：所述第二过蚀刻的处理条件与所述主蚀刻步骤的处理条件相同。

说明书

等离子体处理方法和等离子体处理装置

技术领域

[0001] 本发明涉及使用等离子体对形成在被处理基板上的多层膜进行蚀刻的等离子体处理方法和等离子体处理装置。

背景技术

[0002] 3D-NAND闪存等的三维叠层半导体存储器包括将不同种类的层交替层叠多个而成的叠层膜(例如参照下述专利文献1)。在叠层膜有时会形成贯通至基底膜的深凹部(洞(孔)、沟(槽))，在该深凹部的形成中使用等离子体蚀刻。

[0003] 在对这样的多层膜进行蚀刻的等离子体处理中，对构成叠层膜的种类不同的每个层进行蚀刻时，叠层数越多蚀刻次数越增大，生产率下降。因此，使用包含为了蚀刻种类不同的层所需要的各气体的全部的处理气体，对叠层膜进行等离子体蚀刻，由此能够通过一次等离子体蚀刻形成在不同种类的层中贯通的凹部。

[0004] 在这样蚀刻叠层膜时，将图案化有用于在叠层膜上形成凹部的开口部的掩模层形成在叠层膜上，以该掩模层作为掩模对叠层膜进行等离子体蚀刻。具体而言，已知通过进行等离子体蚀刻的主蚀刻和之后使深孔的下端(底部)形状(底部CD值)扩大的过蚀刻而形成深孔。

[0005] 现有技术文献

[0006] 专利文献

[0007] 专利文献1：日本特开2009-266944号公报

发明内容

[0008] 发明想要解决的技术问题

[0009] 但是，在这样的叠层膜的蚀刻中，在主蚀刻中逐渐深挖叠层膜时必须避免开口宽度扩大，在过蚀刻中必须通过使深孔的下端(底部)的形状(底部CD)扩大，以防止成为锥形状。如果深孔的下端(底部)形成为锥形状，则例如在后步骤中，有着在垂直硅蚀刻时不能够进行修正而导致对元件的电气特性造成影响等的问题。为了使得深孔的下端(底部)不成为锥状，在主蚀刻中使得与其它气体相比，氧气的流量比较小，使CF类聚合物的深积量(附着量)较多，在过蚀刻中使得与其它气体相比，氧气的流量比较大，使CF类聚合物的沉积量较少即可。

[0010] 但是，这样做的话，如果CF类聚合物的沉积量较少的过蚀刻的时间过长，则即使深孔的下端(底部)形状能够被调整为不成为锥状，也会过大地蚀刻至基底硅层而产生基底损失。相反地，如果CF类聚合物的沉积量较多的主蚀刻的时间过长，则即使能够抑制对基底硅层的蚀刻(基底损失)，也不能够充分进行深孔的下端(底部)形状的调整。

[0011] 于是，本发明鉴于上述问题而提出，其目的在于，提供一种在对多层膜进行等离子体蚀刻时，在扩大凹部的下端(底部)形状的同时能够抑制基底损失的等离子体处理方法等。

[0012] 用于解决课题的技术方案

[0013] 为了解决上述课题，根据本发明的一个方面，提供一种等离子体处理方法，其在处理室内配置被处理基板，通过生成处理气体的等离子体，以形成了图案的掩模层作为掩模对在上述被处理基板形成的多层膜进行等离子体蚀刻，该等离子体处理方法的特征在于：上述多层膜包括形成在基底硅膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜，该等离子体处理方法进行下述步骤：将包含氟碳类气体和氧气的处理气体导入上述处理室内生成等离子体，进行等离子体蚀刻，由此在上述叠层膜形成直至规定深度的凹部的主蚀刻步骤；和之后形成凹部直至基底硅膜露出的过蚀刻步骤，上述过蚀刻步骤反复进行2次以上的下述过蚀刻：使上述氧气对上述氟碳类气体的流量比相比于上述主蚀刻增加而进行的第一过蚀刻；使上述氧气对上述氟碳类气体的流量比相比于上述第一过蚀刻减少而进行的第二过蚀刻。

[0014] 根据这样的本发明，在对多层膜进行等离子体蚀刻时，能够在主蚀刻步骤后，进行反复进行2次以上的CF类聚合物的沉积量少的第一过蚀刻和CF类聚合物的沉积量多的第二过蚀刻的过蚀刻步骤，因此能够扩大凹部的下端形状，并且CF类聚合物作为基底硅膜的保护膜起作用而抑制基底硅膜的蚀刻。由此能够抑制基底损失。

[0015] 进一步，通过反复进行第一过蚀刻和第二过蚀刻，能够使在主蚀刻中残留的多层膜的蚀刻继续进行，并且当基底硅膜露出时抑制蚀刻的进行，因此也能够抑制基底损失的偏差。

[0016] 为了解决上述课题，根据本发明的另一方面，提供一种等离子体处理装置，其通过在上述处理室内生成处理气体的等离子体，以形成了图案的掩模层作为掩模对在被处理基板形成的多层膜进行等离子体蚀刻，该等离子体处理装置的特征在于，包括：设置在上述处理室内的上部电极；与上述上部电极相对设置，配置上述被处理基板的下部电极，该被处理基板形成有包括形成在基底硅膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜的所述多层膜；对上述下部电极施加等离子体生成用高频电力的第一高频电源；对上述下部电极施加偏压用高频电力的第二高频电源；和控制部，该控制部使得进行下述步骤：将包含氟碳类气体和氧气的处理气体导入上述处理室内生成等离子体，进行等离子体蚀刻，由此在上述叠层膜形成直至规定深度的凹部的主蚀刻步骤；和之后形成凹部直至基底硅膜露出的过蚀刻步骤，上述控制部在上述过蚀刻步骤中反复进行2次以上的下述过蚀刻步骤：使上述氧气对上述氟碳类气体的流量比相比于上述主蚀刻增加而进行的第一过蚀刻；和使上述氧气对上述氟碳类气体的流量比相比于上述第一过蚀刻减少而进行的第二过蚀刻。

[0017] 此外可以是，上述处理气体包含氢氟烃类气体，在上述第二过蚀刻中，使上述处理气体中的上述氢氟烃类气体的流量比为零或相比于上述第一过蚀刻减少。此外可以是，在上述第二过蚀刻中，在上述处理气体中含有上述CF4气体和NF3气体中的任一种或两种。

[0018] 此外，上述第一过蚀刻和上述第二过蚀刻的反复次数优选为6次以上。此外，上述第二过蚀刻的处理条件与上述主蚀刻步骤的处理条件可以同样。另外，构成上述叠层膜的第一膜和第二膜中，一方例如为氧化硅膜，另一方例如为氮化硅膜。

[0019] 为了解决上述课题，根据本发明的另一方面，提供一种等离子体处理方法，其在处理室内配置被处理基板，通过生成处理气体的等离子体，以形成了图案的掩模层作为掩模对在上述被处理基板形成的多层膜进行等离子体蚀刻，该等离子体处理方法的特征在于：上述多层膜包括形成在基底膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜，该等离子体处理方法进行下述步骤：将包含第一气体和第二气体的处理气体导入上述处理室内生成等离子体，进行等离子体蚀刻，由此在上述叠层膜形成直至规定深度的凹部的主蚀刻步骤；和之后形成凹部直至基底膜露出的过蚀刻步骤，上述过蚀刻步骤反复进行2次以上的下述过蚀刻：使上述第二气体对上述第一气体的流量比相比于上述主蚀刻增加而进行的第一过蚀刻；使上述第二气体对上述第一气体的流量比相比于上述第一过蚀刻减少而进行的第二过蚀刻。

[0020] 此外可以是，在上述第二过蚀刻中，上述处理气体中的上述第一气体的流量比为零或相比于上述第一过蚀刻减少。此外，在上述第二过蚀刻中，在上述处理气体中包含第三气体。

[0021] 此外，上述第一过蚀刻和上述第二过蚀刻的反复次数优选为6次以上。此外，上述第二过蚀刻的处理条件可以与上述主蚀刻步骤的处理条件同样。

[0022] 发明效果

[0023] 根据本发明，在对多层膜进行等离子体蚀刻时，能够在扩大凹部的下端(底部)形状的同时抑制基底损失，还能够抑制其偏差。

附图说明

[0024] 图1是概念性表示经由本发明实施方式的等离子体处理方法进行的多层膜的蚀刻处理步骤能够制造得到的三维叠层半导体存储器的构造的表。

[0025] 图2A是图1的A-A截面图。

[0026] 图2B是图1的B-B截面图。

[0027] 图3是表示能够实施该实施方式的蚀刻处理的等离子体处理装置的结构例的纵截面图。

[0028] 图4是用于说明该实施方式的多层膜的膜构造的截面图。

[0029] 图5是概念性地表示对图4所示的多层膜进行主蚀刻时的状况的截面图。

[0030] 图6A是概念性地表示对图5所示的主蚀刻后的多层膜仅进行一次无沉积处理的过蚀刻的状况的截面图。

[0031] 图6B是概念性地表示对图5所示的主蚀刻后的多层膜各进行一次无沉积处理的第一过蚀刻和沉积处理的第二过蚀刻的状况的截面图。

[0032] 图6C是概念性地表示对图5所示的主蚀刻后的多层膜交替地反复进行多次无沉积处理的第一过蚀刻和沉积处理的第二过蚀刻的状况的截面图。

[0033] 图7是表示该实施方式的蚀刻处理的概要的流程图。

[0034] 图8A是该实施方式的蚀刻处理的步骤图，是用于说明本实施方式的蚀刻处理前的多层膜的截面图。

[0035] 图8B是接着图8A的步骤图，是用于说明主蚀刻步骤后的状态的截面图。

[0036] 图8C是接着图8B的步骤图，是用于说明过蚀刻步骤的途中状态的截面图。

[0037] 图8D是接着图8C的步骤图，是用于说明过蚀刻步骤后的状态的截面图。

[0038] 图9A是表示进行第一实验的比较例的蚀刻处理时的实验结果的图，图示了凹部截面的扫描型电子显微镜照片的迹线。

[0039] 图9B是表示进行第一实验的本实施方式的蚀刻处理时的实验结果的图，图示了凹部截面的扫描型电子显微镜照片的迹线。

[0040] 图10A是表示进行第二实验的比较例的蚀刻处理时的实验结果的图，图示了凹部截面的扫描型电子显微镜照片的迹线。

[0041] 图10B是表示进行第二实验的本实施方式的蚀刻处理时的实验结果的图，图示了凹部截面的扫描型电子显微镜照片的迹线。

具体实施方式

[0042] 以下参照附图对本发明的优选实施方式进行详细说明。另外，本说明书中的1mTorr是(10-3×101325/760)Pa。

[0043] (三维叠层半导体存储器的构造)

[0044] 首先，对于能够经过本发明的一实施方式的等离子体处理方法的工艺制造得到的三维叠层半导体存储器的具体的结构例，参照附图进行说明。此处，作为三维叠层半导体存储器的一个例子举出3D-NAND闪存。图1是概念性表示3D-NAND闪存的构造的立体图。图2A是图1所示的3D-NAND闪存的A-A截面图。图2B是图1所示的3D-NAND闪存的B-B截面图。

[0045] 图1所示的NAND闪存例如由各自成为可擦的一个单位的多个块构成。图1中，例示了二个块BK1、BK2。源极扩散层DL在半导体基板内形成，例如对全部块共用地设置有一个。源极扩散层DL经由接触插塞PS与源极线SL连接。在源极扩散层DL上，形成包括例如相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜的多层膜。另外，图1中，多层膜为了方便图示而为6层构造，但也可以是例如36层、128层等超过数十层到数百层的多层膜，也可以这以上的层数。

[0046] 如图1所示，除去最上层之外的剩下的5个膜，在各块BK1、BK2内分别形成为板状，其X方向的端部为了与各个膜接触而形成为台阶形状。由此，多层膜为大致金字塔状。最下层成为源极线侧选择栅极线SGS，除去最下层和最上层之外的剩下的4个膜为4个字线WL。

[0047] 最上层由在X方向上延伸的线状的多个导电线构成。在1个块BK1内例如配置6根导电线。最上层的例如6根导电线为6个位线侧选择栅极线SGD。

[0048] 然后，用于构成NAND单元的多个活性层AC，以穿过多个膜到达源极扩散层DL的方式，在Z方向(与半导体基板的表面垂直的方向)上形成为柱状。

[0049] 多个活性层AC的上端与在Y方向上延伸的多个位线BL连接。此外，源极线侧选择栅极线SGS经由接触插塞PSG与在X方向上延伸的引出线SGS1连接，字线WL分别经由接触插塞PW1～PW4与在X方向上延伸的引出线W1～W4连接。

[0050] 进一步，位线侧选择栅极线SGD分别经由接触插塞PSD与在X方向上延伸的引出线SGD1连接。多个位线BL和引出线SGS1、引出线W1～W4例如由金属构成。

[0051] 如图2A所示，上述源极线侧选择栅极线SGS和字线WL1～WL4经由接触插塞PSG、接触插塞PW1～PW4从在X方向上延伸的引出线SGS1、引出线W1～W4连接至构成未图示的驱动器的晶体管。

[0052] 如图2B所示，上述多个活性层AC以穿过多个膜SGD、WL4、WL3、WL2、WL1、SGS到达源极扩散层DL的方式，在Z方向(与半导体基板的表面垂直的方向)上形成为柱状。

[0053] 为了形成这些多个活性层AC，必须在由多个膜SGS、WL1～WL4、SGD等构成的叠层膜形成深孔(深洞)。该深孔通过在叠层膜上形成图案化了的掩模层，以其作为掩模进行等离子体蚀刻而形成。本实施方式的等离子体处理方法，通过在对这样的多层膜通过等离子体蚀刻形成深孔时，调整处理条件(气体种类、气体流量比、高频电力等)，能够改善深孔的蚀刻形状。

[0054] (等离子体处理装置的整体结构)

[0055] 接着，对能够实施本实施方式的等离子体处理方法的等离子体处理装置的结构例，参照附图进行说明。此处，例示构成为包括相对平行地配置的上部电极和下部电极的平行平板型(电容耦合型)的等离子体蚀刻装置的等离子体处理装置。图3是表示本实施方式的等离子体处理装置100的概略结构的纵截面图。

[0056] 如图3所示，等离子体处理装置100包括例如由表面进行了防蚀铝处理(阳极氧化处理)的铝形成的圆筒形的处理室(腔室)110。处理室110的箱体接地。

[0057] 在处理室110内，设置有载置作为被处理基板的半导体晶片(以下称为“晶片”)W的载置台112。载置台112例如由铝形成，经由绝缘性的筒状保持部114被从处理室110的底部向铅垂上方延伸的筒状支承部116支承。在载置台112的上表面且在静电卡盘140的周缘部，为了提高蚀刻的面内均匀性，例如配置有由硅构成的聚焦环118。

[0058] 在处理室110的侧壁与筒状支承部116之间形成有排气路径120。在排气路径120安装有环状的缓冲板122。在排气路径120的底部设置有排气口124，该排气口124经由排气管126与排气部128连接。排气部128包括未图示的真空泵，将处理室110内的处理空间减压至规定的真空度。在处理室110的侧壁，安装有开关晶片W的搬入搬出口的搬送用的门阀130。

[0059] 等离子体生成用的第一高频电源131和等离子体中的离子牵引用(偏压用)的第二高频电源132分别经由匹配器133和匹配器134与载置台112电连接。

[0060] 第一高频电源131将适于在处理室110内生成等离子体的频率，例如40MHz的第一高频电力施加于载置台112。第二高频电源132将适于将等离子体中的离子牵引至载置台112上的晶片W的低频率，例如3.2MHz的第二高频电力作为偏压施加于载置台112。这样，载置台112也作为下部电极起作用。在处理室110的顶部，后述的喷淋头138作为接地电位的上部电极设置。由此，来自第一高频电源131的高频电力被电容式地施加于载置台112与喷淋头138之间。

[0061] 在载置台112的上表面设置有用于以静电吸附力保持晶片W的静电卡盘140。静电卡盘140是将由导电膜形成的电极140a夹在一对膜之间的结构。直流电压源142经由开关143与电极140a电连接。静电卡盘140利用来自直流电压源142的电压，以库仑力将晶片W吸附保持在静电卡盘上。利用传热气体供给部152，将He气等的传热气体经由气体供给线路
154供给到该静电卡盘140的上表面与晶片W的背面之间。

[0062] 处理室110的顶部的喷淋头138包括：具有多个气体通气孔156a的电极板156；和可装卸地支承该电极板156的电极支承体158。在电极支承体158的内部设置缓冲室160，处理气体供给部162经由气体供给配管164与该缓冲室160的气体导入口160a连接。由此，来自处理气体供给部162的处理气体经由气体供给配管164从气体导入口160a导入至缓冲室160中而扩散，从多个气体通气孔156a向处理室110内排出。

[0063] 在载置台112的内部设置有冷却机构。该冷却机构例如构成为，来自冷却单元184的规定温度的冷媒(例如冷却水)经由配管186、188向设置在载置台112内的冷媒管182循环供给。此外，在静电卡盘140的下侧设置有加热器190。从交流电源192对加热器190施加期望的交流电压。根据该结构，通过利用冷却单元184进行的冷却和利用加热器190进行的加热，能够将晶片W调整至期望(所需)的温度。此外，这些温度控制基于来自控制部200的指令进行。

[0064] 控制部200控制设置于等离子体处理装置100的各个部分，例如上述排气部128、交流电源192、直流电压源142、静电卡盘用的开关143、第一高频电源131、第二高频电源132、匹配器133、134、传热气体供给部152、处理气体供给部162和冷却单元184等。另外，控制部200与未图示的主机连接。

[0065] 在控制部200连接有包括操作员为了进行管理而进行指令的输入操作等的键盘、使运行状况可视化显示的显示器等的操作部210。此外，在控制部200连接有存储用于执行晶片W的蚀刻处理等的程序、为了执行程序所必需的处理条件(方案)等的存储部220。

[0066] 该处理条件包括控制各部分的控制参数、设定参数等多个参数值。处理条件例如具有处理气体的流量比、处理室内压力、高频电力等的参数值。像后述的本实施方式的等离子体处理那样进行多次蚀刻(例如各主蚀刻、过蚀刻等)的情况下，可以分别存储关于各蚀刻的处理条件。

[0067] 另外，这些程序、处理条件也可以存储于硬盘、半导体存储器中，此外也可以以存储于CD-ROM、DVD等的可移动的能够由计算机读取的存储介质中的状态设置于存储部220的规定位置。另外，控制部200的功能可以通过使用软件进行动作而实现，也可以通过使用硬件进行动作而实现，还可以使用软件和硬件这两者来实现。

[0068] (等离子体处理装置的动作)

[0069] 接着说明这样构成的等离子体处理装置100的动作。在等离子体处理装置100中，在对晶片W进行等离子体蚀刻处理时，首先打开闸阀130将保持在搬送臂上的晶片W搬入处理室110内。晶片W由未图示的升降销(lifter pin)保持，通过升降销的下降而载置在静电卡盘140上。在搬入晶片W后，关闭闸阀130，从处理气体供给部162将处理气体以规定的流量和流量比导入处理室110内，利用排气部128将处理室110内的压力减压至设定值。

[0070] 进一步，从第一高频电源131将等离子体生成用的规定功率的高频电力供给至载置台112，并且从第二高频电源132将偏压用的规定功率的高频电力叠加供给至载置台112。此外，从直流电压源142将电压施加于静电卡盘140的电极140a，将晶片W固定在静电卡盘
140上，从传热气体供给部152向静电卡盘140的上表面与晶片W的背面之间供给He气作为传热气体。

[0071] 在该状态下，当从喷淋头138导入处理气体时，来自第一高频电源131的高频电力向载置台112供给，由此处理气体被等离子体化。这样，在上部电极(喷淋头138)与下部电极(载置台112)之间的等离子体生成空间生成等离子体，利用该等离子体蚀刻在晶片W的表面形成的多层膜等。此外，来自第二高频电源132的高频电力向载置台112供给，由此能够将等离子体中的离子向晶片W导引。

[0072] 当蚀刻结束时，晶片W被未图示的升降销抬起而从载置台112脱离，打开闸阀130。由上述升降销保持的晶片W被从闸阀130插入的未图示的搬送臂搬出。然后，下一个晶片W被搬送臂搬入处理室110内，进行该晶片W的蚀刻。通过反复进行这样的处理，连续处理多个晶片W。

[0073] (被蚀刻膜)

[0074] 接着参照附图说明本实施方式的利用等离子体处理进行蚀刻的被蚀刻膜的膜构造。此处，作为被蚀刻膜，举出在晶片W的表面形成的多层膜为例。通过等离子体处理对该多层膜进行蚀刻，由此在多层膜形成多个深凹部(孔或沟)。图4是表示作为被蚀刻膜的多层膜的膜构造的截面图。

[0075] 图4所示的膜构造包括形成在基底硅膜310上的多层膜320和形成在该多层膜上的掩模层330。此处的多层膜320包含不同的2种膜(第一膜342和第二膜344)交替地叠层多个而成的叠层膜340和其下层的蚀刻阻止膜350。蚀刻阻止膜350例如是氧化硅膜(SiO2膜)。

[0076] 叠层膜340的叠层数例如为36层。另外，叠层膜340的叠层数并不限定于此，可以为数十层以上，也可以是超过百层的叠层膜340。构成叠层膜340的第一膜342和第二膜344是相对介电常数不同的膜。作为相对介电常数不同的膜，在本实施方式中举出第一膜342为氧化硅膜(SiO2膜)、第二膜344为氮化硅膜(SiN膜)的情况为例。

[0077] 另外，构成第一膜342和第二膜344的膜的种类并不限定于此。例如构成第一膜342和第二膜344的膜也可以与上述情况相反。即，可以使第二膜344为氧化硅膜，使第一膜342为氮化硅膜。

[0078] 此外，构成第一膜342和第二膜344的膜的种类的组合也不限定于氧化硅膜和氮化硅膜的组合，可以组合其它种类的膜。也可以为氧化硅膜(SiO2膜)和多晶硅膜的组合。此时，多晶硅膜可以掺杂有杂质，也可以不掺杂杂质。

[0079] 另外，多晶硅膜能够通过是否掺杂杂质而使得相对介电常数不同，由此也可以使第一膜342和第二膜344的组合为多晶硅膜(无掺杂)和聚硅(掺杂杂质)的组合。作为掺杂于多晶硅膜的杂质，例如能够举出硼等。

[0080] 掩模层330由图案化有用于在多层膜320形成多个凹部的多个开口的无定形碳膜构成。可以是在作为掩模层330使用的无定形碳膜中含有硼的类型，也可以是不含有硼的类型。另外，作为掩模层330的材料，不限于无定形碳膜，也可以是其它有机膜。此外，掩模层330也可以是多晶硅膜等。

[0081] 在对这样的多层膜320进行等离子体蚀刻时，如果对构成叠层膜340的种类不同的每个层进行蚀刻，则叠层数越多蚀刻次数越增大，生产率低。因此，使用包含用于蚀刻种类不同的层所需要的各气体的全部的处理气体，对叠层膜进行等离子体蚀刻，由此能够以一次等离子体蚀刻形成贯通不同种类的层的凹部。

[0082] 此处，作为能够一起蚀刻第一膜342和第二膜344的处理气体，例如使用包含作为第一气体的C4F8气体和C4F6气体等的氟碳类气体(CF类气体)和作为第二气体的氧气(O2气体)的处理气体进行等离子体蚀刻。此时，分为蚀刻至蚀刻阻止膜350的中途的主蚀刻步骤ME和之后蚀刻至基底硅膜的过蚀刻步骤OE，一边调整向凹部的CF类聚合物的沉积量一边进行等离子体蚀刻。

[0083] 具体而言，在主蚀刻步骤ME中，使CF类聚合物的沉积量较多地进行蚀刻，由此能够进行抑制开口宽度使其不会大幅扩大而主要向深度方向深入形成凹部。与此相对，在过蚀刻步骤OE中，使CF类聚合物的沉积量较少地进行蚀刻，由此扩大底部的开口宽度(底部CD值)以调整蚀刻形状。

[0084] 这样的CF类聚合物的沉积量例如能够通过调整相对于氟碳类气体流量的氧气的流量来进行调整。即，如果相对于氟碳类气体的流量的氧气的流量较少，则CF类聚合物的沉积量变多，如果相对于氟碳类气体的流量的氧气的流量较多，则CF类聚合物的沉积量变少。因此，在过蚀刻步骤OE中，相比于主蚀刻步骤ME，使相对于氟碳类气体的流量的氧气的流量较多，抑制CF类聚合物的沉积量，由此能够扩大底部的开口宽度(底部CD值)。

[0085] 但是，在这样的过蚀刻步骤OE中，CF类聚合物的沉积量较少，因此存在过蚀刻步骤OE的蚀刻时间越长，越会蚀刻至基底硅膜310，而导致基底损失越大的问题。

[0086] 为了抑制这样的基底损失，考虑使主蚀刻步骤ME的时间变长而使过蚀刻步骤OE的时间变短，但这样的话，就不能够充分调整凹部的底部CD值。

[0087] 这样，底部CD值的调整和基底损失的抑制互相牵制，仅通过调整主蚀刻步骤ME和过蚀刻步骤OE的时间，获得在充分调整底部CD值的同时抑制基底损失的效果的程度存在极限。

[0088] 于是，本发明者们进行各种实验后发现，通过在过蚀刻步骤OE中，反复进行CF类聚合物的沉积量少的等离子体蚀刻(无沉积处理)和CF类聚合物的沉积量多的等离子体蚀刻(沉积处理)，能够在充分调整底部CD值的同时抑制基底损失。

[0089] 此时的CF类聚合物的沉积量的调整，例如能够通过改变相对于CF类气体流量的氧气流量比而进行。具体来说，CF类聚合物的沉积量少的等离子体蚀刻(无沉积处理)中，使相对于CF类气体流量的氧气流量比较大，CF类聚合物的沉积量多的等离子体蚀刻(沉积处理)中，使相对于CF类气体流量的氧气流量比较小。

[0090] 此处，参照附图，详细说明对图4所示的多层膜320通过主蚀刻ME和过蚀刻OE进行蚀刻时的凹部的底部形状。图5是概念性地表示通过对图4所示的多层膜320进行等离子体蚀刻直至规定的深度(此处是蚀刻阻止膜350)而进行主蚀刻步骤ME的情况的截面图。

[0091] 图6A～图6C是概念性地表示在图5所示的上述主蚀刻步骤后，分别进行不同的过蚀刻步骤OE的情况的截面图。图6A表示作为过蚀刻OE进行一次增加了氧气的流量比的等离子体蚀刻(无沉积处理)的情况。图6B表示作为过蚀刻OE连续地各进行一次使氧气的流量比增加的等离子体蚀刻(无沉积处理)和使氧气的流量比减少的等离子体蚀刻(沉积处理)的情况，图6C是概念性地表示交替地反复进行2次以上的这些等离子体蚀刻的情况的截面图。

[0092] 由此可知，作为过蚀刻步骤OE在无沉积处理后进行沉积处理的情况(图6B、图6C)，能够与仅进行无沉积处理的情况(图6A)同样地充分调整底部CD值，并且相比于仅进行无沉积处理的情况(图6A)能够减少基底损失。

[0093] 这是因为无沉积处理和沉积处理均能够使蚀刻阻止膜(此处是氧化硅膜)350的蚀刻推进，而沉积处理能够抑制基底硅膜310的蚀刻。

[0094] 因此，当通过无沉积处理和沉积处理进行过蚀刻步骤OE时，利用无沉积处理使底部CD值(孔径、槽宽)扩大并且推进蚀刻阻止膜(氧化硅膜)350的蚀刻，当基底硅膜310露出时在沉积处理中蚀刻不再推进。由此，通过在无沉积处理后进行沉积处理，能够像图6B那样在充分调整底部CD值的同时抑制基底损失。

[0095] 进一步可知，在作为过蚀刻步骤OE交替地反复进行多次无沉积处理和沉积处理的情况下(图6C)，与各进行一次的情况(图6B)相比，也能够减少基底损失的偏差。

[0096] 这是因为，在沉积处理中CF类聚合物的沉积量多，因此当基底硅膜310露出时也沉积(附着)在其露出面，它作为保护膜起作用，因此能够抑制接着进行的无沉积处理所进行的基底硅膜310的蚀刻。

[0097] 因此，通过作为过蚀刻步骤OE交替地反复进行多次无沉积处理和沉积处理，蚀刻阻止膜(氧化硅膜)350的蚀刻推进，而基底硅膜310露出时蚀刻的推进被抑制。由此，即使主蚀刻步骤执行后的凹部的深度存在偏差，通过作为过蚀刻步骤OE交替地反复进行多次无沉积处理和沉积处理，凹部的深度的偏差逐渐变小，因此能够如图6C所示那样也抑制基底损失的偏差。

[0098] 本实施方式的等离子体蚀刻处理，通过像这样进行交替地反复进行多次无沉积处理和沉积处理的过蚀刻步骤OE，能够在充分调整底部CD值的同时抑制基底损失，也能够抑制其偏差。

[0099] (多层膜的蚀刻处理)

[0100] 接着，对于这样的本实施方式的多层膜的等离子体蚀刻处理，参照附图进行更详细的说明。等离子体蚀刻处理基于预先设定的处理条件由控制部200执行。图7是表示由控制部执行的等离子体蚀刻处理的概要的流程图。此处，举出为了在图1所示的多层膜形成多个活性层AC，形成贯通多层膜的深孔的等离子体蚀刻处理为例。

[0101] 具体来说，对形成有图8A所示的多层膜320的晶片W执行等离子体蚀刻处理。此处的多层膜如图8A所示，包括在基底硅膜310上隔着蚀刻阻止膜(此处是氧化硅膜)350形成的第一膜342和第二膜344交替叠层而成的叠层膜340，和形成在该叠层膜340上的、开口部被图案化了的掩模层330。

[0102] 在图7所示的等离子体蚀刻处理中，由步骤S110执行在抑制孔径的扩大的同时挖深孔直至规定的深度(此处是蚀刻阻止膜350的中途)的主蚀刻步骤ME，由之后的步骤S120～S140执行在抑制对基底硅膜的蚀刻的同时使孔的底部的底部CD值扩大而调整其底部的形状的过蚀刻步骤OE。

[0103] 图8B～图8D概念性地表示本实施方式的多层膜的等离子体蚀刻处理的各步骤的截面图。图8B表示主蚀刻工程ME后的状态。图8C表示过蚀刻步骤OE的中途的状态，图8D表示过蚀刻步骤OE后的状态。

[0104] (主蚀刻步骤)

[0105] 在图7的步骤S110所示的主蚀刻步骤ME中，以掩模层330作为蚀刻掩模对图8A所示的多层膜320进行主蚀刻，直至规定深度，此处如图8B所示直至蚀刻阻止膜350的中途。另外，相对于CF类气体流量的氧气流量比，优选为0.2～0.5。

[0106] 具体而言，在主蚀刻步骤ME中，使用包含作为用于蚀刻第一膜342和第二膜344的CF类气体的C4F8气体和C4F6气体以及氧气(O2气体)的处理气体进行等离子体蚀刻。此处，处理气体可以含有Ar气体，也可以含有例如CH2F2气体等的氢氟烃类气体(CHF类气体)。

[0107] 此外，在本实施方式中，举出作为用于蚀刻第一膜(氧化硅膜)342和第二膜(氮化硅膜)344的CF类气体使用C4F8气体和C4F6气体的情况为例，但并不限定于此，也可以使用C4F8气体和C4F6气体以外的氟碳类气体(CF类气体)。

[0108] 另外，此处举出由1次主蚀刻将多层膜320蚀刻至规定的深度的情况为例，但并不限定于此，也可以通过改变气体种类、气体流量执行2次以上的主蚀刻将多层膜320蚀刻至规定的深度。此时，在叠层膜形成的孔的深度越深，可以越为增加该主蚀刻的次数。

[0109] (过蚀刻步骤)

[0110] 接着，在图7的步骤S120～S140所示的过蚀刻步骤OE中，交替地反复进行规定次数的CF类聚合物的沉积量少的无沉积处理即第一过蚀刻和CF类聚合物的沉积量多的沉积处理即第二过蚀刻。

[0111] 在第一、第二过蚀刻中，与主蚀刻同样，使用包含用于蚀刻第一膜342和第二膜344的CF类气体例如C4F8气体和C4F6气体和氧气(O2气体)的处理气体进行等离子体蚀刻。此外，处理气体也可以含有Ar气体，也可以含有CHF类气体(例如CH2F2气体等)。

[0112] 此时，在第一过蚀刻中通过使相对于CF类气体流量的氧气流量相比于主蚀刻增加，能够减少CF类聚合物的沉积量，在第二过蚀刻中通过使氧气流量对CF类气体流量的比相比于第一过蚀刻减少，能够增加CF类聚合物的沉积量。此时，第一过蚀刻的氧气流量对CF类气体流量的比优选为0.6～0.9，第二过蚀刻的氧气流量对CF类气体流量的比优选为0.2～0.5。

[0113] 在执行这样的步骤S120的第一过蚀刻和步骤S130的第二过蚀刻之后，由步骤S140判断是否达到规定的反复次数。此时，在未达到规定的反复次数的情况下回到步骤S120，交替地反复进行步骤S120的第一过蚀刻和步骤S130的第二过蚀刻直至规定的反复次数。由此，即使如图8B所示在主蚀刻后孔深度存在偏差，如图8C所示在基底硅膜310没有露出的孔中蚀刻的推进得到促进，基底硅膜310露出的孔中蚀刻的推进被抑制。

[0114] 通过像这样交替地反复进行第一、第二过蚀刻，孔的深度被调整为均匀，基底损失的偏差得到修正。然后，在达到规定的反复次数时，结束一系列的等离子体蚀刻处理。由此，如图8D所示全部的孔的蚀刻完成。

[0115] 像这样，通过进行交替地反复进行多次CF类聚合物的沉积量少的第一过蚀刻和CF类聚合物的沉积量多的第二过蚀刻的过蚀刻步骤OE，能够在扩大底部CD值的同时抑制基底损失，也能够抑制其偏差。

[0116] 另外，在上述处理气体中含有CHF类气体的情况下，通过在第二过蚀刻中使该CHF类气体的流量为零或减少，能够进一步提高基底损失的抑制效果。这是因为，当在处理气体中含有氢原子(H)时基底硅膜310容易被蚀刻，通过减少该氢原子(H)能够提高基底硅膜310的蚀刻抑制效果。

[0117] 进一步，在第二过蚀刻中，在处理气体中也可以添加作为第三气体的CF4气体、NF3气体。CF4气体、NF3气体在横方向上容易进行蚀刻，因此能够提高扩大底部CD值的效果。进一步，通过将CF4气体、NF3气体添加于处理气体，能够减少氧原子(O)，因此与进一步减少氧气(O2气体)同样，具有增加CF类聚合物的沉积量的效果。因此，能够进一步提高基底损失的抑制效果。

[0118] 另外，第一、第二过蚀刻优选至少反复进行2次以上，更优选反复进行6次以上。该反复次数能够根据主蚀刻后的孔深度的偏差等决定。例如主蚀刻后的孔深度的偏差越大，就越增加第一、第二过蚀刻的反复次数，由此能够抑制基底损失的偏差。

[0119] 此外，在图7所示的流程图中，举例说明了在过蚀刻步骤OE中，在主蚀刻步骤ME之后，按照第一过蚀刻、第二过蚀刻的顺序交替地反复进行规定次数的处理的情况，但并不限定于此。例如也可以在主蚀刻步骤ME后进行第一过蚀刻，之后按照第二过蚀刻、第一过蚀刻的顺序交替地反复进行规定次数的处理。此外，第二过蚀刻的处理条件与主蚀刻步骤ME的处理条件也可以相同。

[0120] 此外，在过蚀刻步骤OE中，可以将偏压用的第二高频电力进行脉冲调制而以脉冲状施加。由此能够进一步扩大底部CD值。

[0121] 以下更详细说明该点。当使偏压用的第二高频电力为连续波形，持续打入正极性的离子时，在孔的底部积累正电荷。在该状态下进一步将正离子打入孔中时，在孔的底部积累的正电荷与离子相排斥，因此由于该电荷积累量，难以将离子打入孔的底部，难以进行孔的底部的蚀刻。

[0122] 对此，通过将偏压用的第二高频电力高速地进行脉冲调制以脉冲状施加，在施加第二高频电力的期间在孔的底部积累的正电荷，在不施加第二高频电力的期间脱离孔的底部。由此，通过脉冲状地施加高频电力能够减少滞留在孔的底部的正电荷。由此，能够抑制正电荷与离子相排斥，因此容易将正离子打入孔的底部。结果能够促进孔底的蚀刻，提高扩大底部CD值的效果。

[0123] (第一实验结果)

[0124] 接着，说明用于确认本实施方式的蚀刻处理的效果而进行的第一实验的结果。图9A、图9B分别图示对图8A所示的叠层膜340进行第一实验的蚀刻处理而形成的凹部(此处是洞(孔))的底部截面的扫描型电子显微镜SEM(Scanning Electron Microscope)照片的迹线。

[0125] 图9A是在主蚀刻步骤ME后，作为过蚀刻步骤OE仅进行一次无沉积处理的等离子体蚀刻的比较例的实验结果。图9B是在同样的主蚀刻步骤ME后，作为过蚀刻步骤反复进行多次无沉积处理的第一过蚀刻和沉积处理的第二过蚀刻的本实施方式的实验结果。

[0126] 图9A中作为主蚀刻步骤ME进行2次主蚀刻之后，作为过蚀刻步骤OE进行1次过蚀刻。具体来说，在主蚀刻步骤ME中，以下述处理条件1-1进行第一主蚀刻直至叠层膜340的约90％左右，之后以下述处理条件1-2进行215秒的第二主蚀刻，接着在过蚀刻步骤OE中以下述处理条件1-3仅进行一次200秒的第一过蚀刻。

[0127] 图9B中作为主蚀刻步骤ME进行与图9A同样的2次主蚀刻之后，作为过蚀刻步骤OE将无沉积处理的第一过蚀刻和沉积处理的第二过蚀刻在与图9A的过蚀刻步骤OE大致同样的时间内反复进行6次。

[0128] 具体来说，在主蚀刻步骤ME中与图9A同样，以下述处理条件1-1进行第一主蚀刻直至叠层膜340的约90％左右，之后以下述处理条件1-2进行215秒的第二主蚀刻，接着作为过蚀刻步骤OE，将以无沉积处理的下述处理条件1-3进行的第一过蚀刻、和相比于第一过蚀刻使氧气流量减少等以沉积处理的下述处理条件1-4进行的第二过蚀刻，交替地反复进行6次。

[0129] 第二过蚀刻的处理条件1-4与第一过蚀刻的处理条件1-3相比，使氧气流量减少，进而将C4F8气体变换为比它更容易沉积CF类聚合物的CF4气体，还加上NF3气体，由此进行能够使CF类聚合物的沉积量更多的沉积处理。此处，为了使过蚀刻步骤OE的合计时间为与图9A大致同样的200秒，第一、第二过蚀刻的1次的时间分别为23秒、10秒。

[0130] [处理条件1-1]第一主蚀刻

[0131] 处理室内压力：15～30mTorr

[0132] 第一高频电力的频率/功率：40MHz/700～1500W

[0133] 第二高频电力的频率/功率：3.2MHz/5000～7000W

[0134] 处理气体流量比：C4F8/C4F6/CH2F2/Ar/O2＝100/80/100/80/135[0135] [处理条件1-2]第二主蚀刻

[0136] 处理室内压力：15～30mTorr

[0137] 第一高频电力的频率/功率：40MHz/700～1500W

[0138] 第二高频电力的频率/功率：3.2MHz/5000～7000W

[0139] 处理气体流量比：C4F8/C4F6/CH2F2/NF3/Ar/O2＝45/46/34/10/100/43[0140] [处理条件1-3]第一过蚀刻

[0141] 处理室内压力：35～70mTorr

[0142] 第一高频电力的频率/功率：40MHz/600～1400W

[0143] 第二高频电力的频率/功率：3.2MHz/5000～7000W

[0144] 处理气体流量比：

[0145] C4F8/C4F6/CH2F2/CHF3/Ar/O2＝20/70/50/20/400/110

[0146] [处理条件1-4]第二过蚀刻

[0147] 处理室内压力：35～70mTorr

[0148] 第一高频电力的频率/功率：40MHz/600～1400W

[0149] 第二高频电力的频率/功率：3.2MHz/5000～7000W

[0150] 处理气体流量比：CF4/C4F6/CH2F2/NF3/Ar/O2＝45/46/34/100/100/43[0151] 根据这样的第一实验结果可知，在本实施方式的情况下(图9B)，与比较例的情况(图9A)相比，在基底硅膜310形成的孔的深度变浅，并且各孔的深度也大致一致，基底损失的偏差得到抑制。对基底硅膜310的蚀刻量进行测定，在仅进行一次第一过蚀刻的比较例中(图9A)为120nm，与此相对，在交替地反复进行6次第一、第二过蚀刻的本实施方式中(图9B)为47nm，可知能够大幅减少基底损失。另外，在图9A和图9B的任一个中底部的孔径都大致同样扩展。

[0152] 此外，在交替地反复进行2次上述第一、第二过蚀刻的情况、反复进行4次的情况也进行同样的实验，测定基底硅膜310的蚀刻量，可知在反复进行2次时为90nm，在反复进行4次时为47nm，在任一情况下均比仅进行一次第一过蚀刻时的120nm少。而且可知，越是像2次、4次、6次这样增加反复次数，基底损失越少。

[0153] 由此，根据实验可知，根据本实施方式的过蚀刻步骤，能够在扩大底部CD值的同时大幅抑制基底损失，也能够抑制其偏差。

[0154] (第二实验结果)

[0155] 接着，说明根据与上述第一实验结果不同的其它处理条件为了确认本实施方式的蚀刻处理的效果而进行的第二实验的结果。图10A、图10B分别表示对图8A所示的叠层膜340进行第二实验的蚀刻处理而形成的凹部(此处是洞(孔))的底部截面的扫描型电子显微镜SEM照片的迹线。

[0156] 图10A是在主蚀刻步骤ME后，作为过蚀刻步骤OE仅进行一次无沉积处理的等离子体蚀刻的比较例的实验结果。图10B是在同样的主蚀刻步骤ME后，作为过蚀刻步骤反复进行多次无沉积处理的第一过蚀刻和沉积处理的第二过蚀刻的本实施方式的实验结果。

[0157] 图10A中作为主蚀刻步骤ME进行了一次主蚀刻后，作为过蚀刻步骤OE进行一次过蚀刻。具体来说，在主蚀刻步骤ME中以下述处理条件2-1进行主蚀刻直至到达蚀刻阻止膜350，之后继续在过蚀刻步骤OE中以下述处理条件2-2仅进行一次180秒的第一过蚀刻。

[0158] 图10B中作为主蚀刻步骤ME进行与图10A同样的一次主蚀刻之后，作为过蚀刻步骤OE将无沉积处理的第一过蚀刻和沉积处理的第二过蚀刻在与图10A的过蚀刻步骤OE大致同样的时间内反复进行9次。

[0159] 具体来说，在主蚀刻步骤ME中与图10A同样，以下述处理条件2-1进行主蚀刻直至到达蚀刻阻止膜350，接着作为过蚀刻步骤OE，交替地反复进行9次以无沉积处理的下述处理条件2-2进行的第一过蚀刻和通过使氧气流量相比于第一过蚀刻减少等作为沉积处理以下述处理条件2-3进行的第二过蚀刻。

[0160] 第二过蚀刻的处理条件2-3与第一过蚀刻的处理条件2-2相比，使氧气流量变少，而且使CHF类气体(CH2F2/CHF3)为零(无添加)，由此成为能够使CF类聚合物的沉积量较多并且进一步抑制基底硅膜310的蚀刻的沉积处理。CH2F2/CHF3比优选为0～10，更优选为0～7。此处，为了使过蚀刻步骤OE的合计时间为与图10A同样的180秒，第一、第二过蚀刻的1次的时间分别为10秒。

[0161] [处理条件2-1]

[0162] 处理室内压力：20～40mTorr

[0163] 第一高频电力的频率/功率：40MHz/500～1300W

[0164] 第二高频电力的频率/功率：3.2MHz/5000～7000W

[0165] 处理气体流量比：

[0166] C4F8/C4F6/CH2F2/Ar/O2＝50～60/90～100/95/100/145

[0167] [处理条件2-2]

[0168] 处理室内压力：35～70mTorr

[0169] 第一高频电力的频率/功率：40MHz/600～1400W

[0170] 第二高频电力的频率/功率：3.2MHz/5000～7000W

[0171] 处理气体流量比：

[0172] C4F8/C4F6/CH2F2/CHF3/Ar/O2＝20～25/65～70/35～50/20/400/110[0173] [处理条件2-3]

[0174] 处理室内压力：35～70mTorr

[0175] 第一高频电力的频率/功率：40MHz/600～1400W

[0176] 第二高频电力的频率/功率：3.2MHz/5000～7000W

[0177] 处理气体流量比：

[0178] C4F8/C4F6/CH2F2/CHF3/Ar/O2＝20～25/65～75/0/0/1200/80

[0179] 根据这样的第二实验结果也可知，本实施方式的情况(图10B)与比较例的情况(图10A)相比，在基底硅膜310形成的孔的深度变浅，并且各孔的深度也大致一致，基底损失的偏差得到抑制。测定基底硅膜310的蚀刻量，可知在仅进行一次第一过蚀刻的比较例中(图
10A)为124nm，与此相对，交替地反复进行9次第一、第二过蚀刻的本实施方式中(图10B)为
36nm，基底损失也大幅减少。另外，在图10A和图10B的任一情况下底部的孔径均大致同样地扩展。

[0180] 由此可知，在使用与第一实验不同的处理条件的第二实验中，根据本实施方式的过蚀刻步骤，也能够在扩大底部CD值的同时大幅抑制基底损失，也能够抑制其偏差。

[0181] 如以上详细叙述的那样，根据本实施方式的等离子体蚀刻处理，能够在扩大底部CD值的同时抑制基底损失，也能够抑制其偏差。

[0182] 以上，参照附图说明了本发明的优选实施方式，但本发明并不限定于该例子。本领域的技术人员在权利要求的范围所记载的范畴内，能够想到各种变更例或修正例，这些也当然属于本发明的技术范围中。

[0183] 例如，在上述实施方式中，说明了在叠层膜作为凹部形成洞(孔)的实施方式，但本发明的等离子体处理方法也能够适用于在叠层膜作为凹部形成线与间隙(L&S)等的沟(槽)的情况。

[0184] 此外，本发明中被实施等离子体处理的被处理基板并不限于半导体晶片，例如也可以是平板显示器(FPD：Flat Panel Display)用的大型基板、EL元件或太阳能电池用的基板。此外，作为等离子体处理装置表示了平行平板型电容耦合型等离子体的一个例子，但并不限定于此，也能够应用于感应耦合等离子体ICP(Inductively Coupled Plasma)、RLSA等离子体、磁控等离子体。

[0185] 工业上的可利用性

[0186] 本发明能够应用于使用等离子体对被处理基板上的多层膜进行蚀刻的等离子体处理方法和等离子体处理装置。

[0187] 附图标记的说明

[0188] 100   等离子体处理装置

[0189] 110   处理室

[0190] 112   载置台

[0191] 114   筒状保持部

[0192] 116   筒状支承部

[0193] 118   聚焦环

[0194] 120   排气路径

[0195] 122   缓冲板

[0196] 124   排气口

[0197] 126   排气管

[0198] 128   排气部

[0199] 130   闸阀

[0200] 133、134  匹配器

[0201] 138   喷淋头

[0202] 140   静电卡盘

[0203] 140a  电极

[0204] 142   直流电压源

[0205] 143   开关

[0206] 152   传热气体供给部

[0207] 154   气体供给线路

[0208] 156  电极板

[0209] 156a  气体通气孔

[0210] 158   电极支承体

[0211] 160   缓冲室

[0212] 160a  气体导入口

[0213] 162   处理气体供给部

[0214] 164   气体供给配管

[0215] 182   冷媒管

[0216] 184   冷却单元

[0217] 186、188  配管

[0218] 190   加热器

[0219] 192   交流电源

[0220] 200   控制部

[0221] 210   操作部

[0222] 220   存储部

[0223] 310   基底硅膜

[0224] 320   多层膜

[0225] 330   掩模层

[0226] 340   叠层膜

[0227] 350   蚀刻阻止膜

[0228] AC    活性层

[0229] W     晶片