一种晶圆允收测试结构

摘要

本申请公开了一种晶圆允收测试结构，该结构将两套测试图案结合起来，不但能够监控金属互连层失效问题，而且能够监控金属互连层之间的连接孔的失效问题，因此能够更有效、全面地监控金属‑氧化物‑金属（MOM）器件的失效问题。

权利要求

1.一种晶圆允收测试结构，位于晶圆切割道内，其特征在于，该结构包括二套具有N层金属互连层的测试图案，N为大于等于1的整数；

每套测试图案的每层金属互连层具有两个开口对置的第一梳状图案和第二梳状图案，且两个梳状图案的梳齿相间排列；在顶层金属互连层的第一梳状图案和第二梳状图案的梳柄部各连接有测试垫，分别通过通孔贯穿至第一金属互连层，用于测试每套测试图案的电容；

所述两个梳状图案的梳齿相间排列的方式包括第一排列或者第二排列；

所述第一排列，为第一梳状图案的梳齿位于奇数个梳齿的位置，第二梳状图案的梳齿位于偶数个梳齿的位置；所述第二排列，为第一梳状图案的梳齿位于偶数个梳齿的位置，第二梳状图案的梳齿位于奇数个梳齿的位置；

第一套测试图案的第一金属互连层具有第一排列，从第二金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔；

第二套测试图案的第一金属互连层具有第二排列，从第一金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔。

2.如权利要求1所述的结构，其特征在于，测试结构中N层金属互连层的层数与晶圆芯片上的金属互连层相同。

3.如权利要求2所述的结构，其特征在于，当N为大于1的整数时，所述测试结构还包括金属互连层小于N的测试图案。

4.如权利要求3所述的结构，其特征在于，所述测试结构还包括两套金属互连层为N-1的测试图案、两套金属互连层为N-2的测试图案、两套金属互连层为N-3的测试图案、…、两套金属互连层为2的测试图案和两套金属互连层为1的测试图案。

5.如权利要求1所述的结构，其特征在于，测试结构中连接孔的设计符合最小设计规则。

说明书

一种晶圆允收测试结构

技术领域

[0001] 本申请涉及集成电路制造领域，特别涉及一种晶圆允收测试(WAT，Wafer Acceptance Test)结构。

背景技术

[0002] 随着技术进步，集成电路制造工艺要求日益增高，且由于集成电路制造周期长，成本高，因此提高制造工艺的制造效率及质量尤为重要。

[0003] 业界在集成电路制造过程中，通常在晶圆的各个集成电路芯片周边的切割道内制造WAT结构，再在制造完成后对WAT结构进行检测，以对相应的制造工艺进行测试。如果在晶圆制造完成后对WAT结构进行电性检测等各类检测时，发现该WAT结构有短路、断路或漏电等失效情况，则通过对WAT结构进行失效性分析来分析出失效情况的原因，以对工艺进行相应的调整和改进。

[0004] 现有技术为检测金属互连层是否出现短路或者断路，介电质材质或厚度是否发生变化等情况，设计了WAT结构，通过测试得到的WAT参数为金属互连层的电容，假设WAT结构的金属互连层具有7层，与芯片上金属互连层的层数相同。则测试得到的WAT参数电容(C)包括同一金属互连层之间的电容和不同金属互连层之间的电容：CM7-M6+CM6-M5+CM5-M4+CM4-M3+CM3-M2+CM2-M1+CM7+CM6+CM5+CM4+CM3+CM2+CM1。但是需要注意的是，实际上金属互连层之间还具有连接孔，同一金属互连层的连接孔之间具有电容，但是现有技术的WAT结构是无法获取同一金属互连层的连接孔之间的电容值，也就是说现有技术的WAT结构无法测试连接孔出现异常所导致的电容失效情况。

发明内容

[0005] 有鉴于此，本发明要解决的技术问题是：如何全面监控MOM器件的失效问题。

[0006] 为解决上述技术问题，本发明的技术方案具体是这样实现的：

[0007] 本发明公开了一种晶圆允收测试结构，位于晶圆切割道内，该结构包括二套具有N层金属互连层的测试图案，N为大于等于1的整数；

[0008] 每套测试图案的每层金属互连层具有两个开口对置的第一梳状图案和第二梳状图案，且两个梳状图案的梳齿相间排列；在顶层金属互连层的第一梳状图案和第二梳状图案的梳柄部各连接有测试垫，分别通过通孔贯穿至第一金属互连层，用于测试每套测试图案的电容；

[0009] 所述两个梳状图案的梳齿相间排列的方式包括第一排列或者第二排列；

[0010] 所述第一排列，为第一梳状图案的梳齿位于奇数个梳齿的位置，第二梳状图案的梳齿位于偶数个梳齿的位置；所述第二排列，为第一梳状图案的梳齿位于偶数个梳齿的位置，第二梳状图案的梳齿位于奇数个梳齿的位置；

[0011] 第一套测试图案的第一金属互连层具有第一排列，从第二金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔；

[0012] 第二套测试图案的第一金属互连层具有第二排列，从第一金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔。

[0013] 测试结构中N层金属互连层的层数与晶圆芯片上的金属互连层相同。

[0014] 当N为大于1的整数时，所述测试结构还包括金属互连层小于N的测试图案。

[0015] 所述测试结构还包括两套金属互连层为N-1的测试图案、两套金属互连层为N-2的测试图案、两套金属互连层为N-3的测试图案、…、两套金属互连层为2的测试图案和两套金属互连层为1的测试图案。

[0016] 测试结构中连接孔的设计符合最小设计规则。

[0017] 由上述的技术方案可见，本发明实施例WAT结构包括二套具有N层金属互连层的测试图案，这两套测试图案组合起来，不但能够像现有技术那样监测金属互连层的电容，而且能够监测金属互连层之间连接孔的电容，从而更加全面的监测实际电路中所涉及因素。

附图说明

[0018] 图1为本发明实施例WAT结构的俯视图。

[0019] 图2为如图1所示WAT结构的两套测试图案分别沿线A-A’和B-B’截取的剖面图。

[0020] 图3为在图2的基础上，增加的具有6层金属互连层的测试图案剖面示意图。

具体实施方式

[0021] 为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

[0022] 图1为本发明实施例WAT结构的俯视图。图2为如图1所示WAT结构的两套测试图案分别沿线A-A’和B-B’截取的剖面图。下面结合图1和图2对本发明的WAT结构进行详细说明。WAT结构位于晶圆切割道上，晶圆由多个芯片构成，芯片之间以切割道相隔。每个芯片通过沉积、微影、蚀刻、掺杂及热处理等工艺，在半导体衬底上形成元件、叠层、互连线以及焊垫等，在形成芯片结构层的同时也会根据测试需要在晶圆切割道上形成不同的WAT结构。本发明实施例芯片上功能电路金属互连层的层数为7层，则WAT结构的金属互连层也为7层，分别称为M7，M6，M5，M4，M3，M2，M1。金属互连层之间有绝缘介质层填充(图中未示)，金属互连层的金属一般选用铜作为金属互连线材料。

[0023] 本发明实施例中WAT结构分为两套测试图案，每套测试图案的每层金属互连层具有两个开口对置的第一梳状图案和第二梳状图案，且两个梳状图案的梳齿相间排列。所述两个梳状图案的梳齿相间排列的方式包括第一排列或者第二排列；所述第一排列，为第一梳状图案的梳齿位于奇数个梳齿的位置，第二梳状图案的梳齿位于偶数个梳齿的位置；所述第二排列，为第一梳状图案的梳齿位于偶数个梳齿的位置，第二梳状图案的梳齿位于奇数个梳齿的位置。

[0024] 其中，第一梳状图案和第二梳状图案在实际上图案形状是相同的，本发明区分为第一梳状图案和第二梳状图案，是依据两个图案所处的空间位置而定义的。将位于图1上半部分开口朝下的梳状图案称为第一梳状图案201，将位于图1下半部分开口朝上的梳状图案称为第二梳状图案202。

[0025] 从图1可以看出，图1中显示的是第一套测试图案的顶层金属互连层M7，以及第二套测试图案的顶层金属互连层M7。在第一套测试图案的M7中，第一梳状图案201和第二梳状图案202的开口对置，且梳齿相间排列。第一梳状图案201和第二梳状图案202的梳齿相间排列的方式按照第二排列显示，即第一梳状图案201的梳齿位于偶数个梳齿的位置，第二梳状图案202的梳齿位于奇数个梳齿的位置。在第二套测试图案的M7中，第一梳状图案201和第二梳状图案202的开口对置，且梳齿相间排列。第一梳状图案201和第二梳状图案202的梳齿相间排列的方式按照第一排列显示，即第一梳状图案201的梳齿位于奇数个梳齿的位置，第二梳状图案202的梳齿位于偶数个梳齿的位置。

[0026] 图2中，第一套测试图案的M7与M1相反排列，所以，第一套测试图案的第一金属互连层M1具有第一排列，M2和M3具有第二排列，M4和M5具有第一排列，M6和M7具有第二排列；在M2和M3之间具有多个连接孔称为V2，在M4和M5之间具有多个连接孔称为V4，在M6和M7之间具有多个连接孔称为V6。位于各个互连层之间连接孔的的设计符合最小设计规则，根据具体应用进行相应调整。最小设计规则指的是工艺允许的最小尺寸，如果连接孔的尺寸小于某一值时，就无法制作出来。图1只是一个示意。

[0027] 第二套测试图案的M7与M1相反排列，所以，第二套测试图案的第一金属互连层M1具有第二排列，M1和M2具有第二排列，M3和M4具有第一排列，M5和M6具有第二排列，M7具有第一排列；在M1和M2之间具有多个连接孔称为V1，在M3和M4之间具有多个连接孔称为V3，在M5和M6之间具有多个连接孔称为V5。

[0028] 总结来说，第一套测试图案的第一金属互连层具有第一排列，从第二金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔；

[0029] 第二套测试图案的第一金属互连层具有第二排列，从第一金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔。

[0030] 接下来，在每套测试图案顶层金属互连层M7的第一梳状图案201和第二梳状图案202的梳柄部各连接有测试垫1和测试垫2，分别通过通孔贯穿至第一金属互连层M1，用于测试每套测试图案的电容。

[0031] 根据图2所示剖视图，在第一套测试图案的测试垫1和测试垫2上施加电压，对第一套测试图案测试得到的电容C1包括：

[0032] CM6-M5+CM4-M3+CM2-M1+CM7+CM6+CM5+CM4+CM3+CM2+CM1+CV6+CV4+CV2。

[0033] 上述CM6-M5表示M6和M5之间的电容；CM4-M3表示M4和M3之间的电容；CM2-M1表示M2和M1之间的电容；CM7表示第7金属互连层M7之间的电容；CM6表示第6金属互连层M6之间的电容；CM5表示第5金属互连层M5之间的电容；CM4表示第4金属互连层M4之间的电容；CM3表示第3金属互连层M3之间的电容；CM2表示第2金属互连层M2之间的电容；CM1表示第1金属互连层M1之间的电容；CV6表示在M6和M7之间连接孔之间的电容；CV4表示在M4和M5之间连接孔之间的电容；CV2表示在M2和M3之间连接孔之间的电容。

[0034] 所以当C1超出基准值的上限或者下限，则说明M6和M5之间的介电层质量发生变化，或者M4和M3之间的介电层质量发生变化，或者M2和M1之间的介电层质量发生变化，或者V6出现连接孔短路，或者V4出现连接孔短路，或者V2出现连接孔短路，或者某一金属互连层出现金属桥接短路。因此需要对上述涉及到的工序进行调整。

[0035] 当C1不超出基准值的上限或者下限，则说明上述涉及到的工序没有失效问题。

[0036] 在第二套测试图案的测试垫1和测试垫2上施加电压，对第二套测试图案测试得到的电容C2包括：

[0037] CM7-M6+CM5-M4+CM3-M2+CM7+CM6+CM5+CM4+CM3+CM2+CM1+CV5+CV3+CV1。

[0038] 上述CM7-M6表示M7和M6之间的电容；CM5-M4表示M5和M4之间的电容；CM3-M2表示M3和M2之间的电容；CM7表示第7金属互连层M7之间的电容；CM6表示第6金属互连层M6之间的电容；CM5表示第5金属互连层M5之间的电容；CM4表示第4金属互连层M4之间的电容；CM3表示第3金属互连层M3之间的电容；CM2表示第2金属互连层M2之间的电容；CM1表示第1金属互连层M1之间的电容；CV5表示在M5和M6之间连接孔之间的电容；CV3表示在M3和M4之间连接孔之间的电容；CV1表示在M1和M2之间连接孔之间的电容。

[0039] 所以当C2超出基准值的上限或者下限，则说明M7和M6之间的介电层质量发生变化，或者M5和M4之间的介电层质量发生变化，或者M3和M2之间的介电层质量发生变化，或者V5出现连接孔短路，或者V3出现连接孔短路，或者V1出现连接孔短路，或者某一金属互连层出现金属桥接短路。因此需要对上述涉及到的工序进行调整。

[0040] 当C2不超出基准值的上限或者下限，则说明上述涉及到的工序没有失效问题。

[0041] 这里C1的基准值或者C2的基准值是通过某种算法，根据数学模型获取的，不同的结构对应不同的基准值，具体计算方法为现有技术，在此不再赘述。

[0042] 所以，通过对C1和C2电容值的监控，可以知道制造金属互连层各个工序时，在哪个工序可能出现失效情况。重要的是，本发明可以通过WAT结构监控金属互连层的连接孔是否出现短路问题。

[0043] 上述实施例WAT结构的两套测试图案金属互连层的层数与芯片上金属互连层相同。但是，当C1超出基准值，所涉及的工序很多，并不能判定到底在其涉及的哪一道工序出现问题；同理，当C2超出基准值，所涉及的工序也很多，并不能判定到底在其涉及的哪一道工序出现问题。因此，进一步地，为逐渐缩小监控范围，可以在制作与芯片上金属互连层相同层数的WAT结构的基础上，增加金属互连层层数小于芯片上金属互连层的测试图案。

[0044] 图3为在图2的基础上，增加的具有6层金属互连层的测试图案剖面示意图。第一套测试图案的第一金属互连层M1具有第一排列，M2和M3具有第二排列，M4和M5具有第一排列；在M2和M3之间具有多个连接孔称为V2，在M4和M5之间具有多个连接孔称为V4。

[0045] 第二套测试图案的第一金属互连层M1具有第二排列，M1和M2具有第二排列，M3和M4具有第一排列，M5和M6具有第二排列；在M1和M2之间具有多个连接孔称为V1，在M3和M4之间具有多个连接孔称为V3，在M5和M6之间具有多个连接孔称为V5。

[0046] 接下来，在每套测试图案顶层金属互连层M6的第一梳状图案201和第二梳状图案202的梳柄部各连接有测试垫3和测试垫4，分别通过通孔贯穿至第一金属互连层M1，用于测试每套测试图案的电容。

[0047] 根据图3所示剖视图，在图3第一套测试图案的测试垫3和测试垫4上施加电压，对第一套测试图案测试得到的电容C3包括：

[0048] CM6-M5+CM4-M3+CM2-M1+CM6+CM5+CM4+CM3+CM2+CM1+CV4+CV2。

[0049] 与C1相比，少了M7的电容以及V6的电容。

[0050] 所以如果测量WAT参数，C1超出相应基准值，则可以继续测量C3，如果C3不超出相应基准值，说明失效问题只可能出在M7上或者V6上，也就是说，大大缩小了问题可能出现的范围。

[0051] 同理，在图3第二套测试图案的测试垫3和测试垫4上施加电压，对第二套测试图案测试得到的电容C4包括：

[0052] CM5-M4+CM3-M2+CM6+CM5+CM4+CM3+CM2+CM1+CV5+CV3+CV1。

[0053] 与C2相比，少了M7-M6之间的电容，以及M7的电容。

[0054] 所以如果测量WAT参数，C2超出相应基准值，则可以继续测量C4，如果C4不超出相应基准值，说明失效问题只可能出在M7-M6上或者M7上，从而达到缩小问题可能出现的范围。

[0055] 以此类推，可以再继续在切割道上制作金属互连层为5层、4层、3层、2层的测试图案。从金属互连层层数高的测试图案开始测量，逐渐缩小问题可能出现的范围，从而达到本发明的目的。

[0056] 需要说明的是，本发明以芯片上金属互连层为7层为例进行说明，金属互连层的层数可以根据应用需要灵活调整，因而本发明的WAT结构的金属互连层层数也需要相应调整。

[0057] 综上，根据本发明的WAT结构，该结构包括二套具有N层金属互连层的测试图案，N为大于等于1的整数；每套测试图案的每层金属互连层具有两个开口对置的第一梳状图案和第二梳状图案，且两个梳状图案的梳齿相间排列；在顶层金属互连层的第一梳状图案和第二梳状图案的梳柄部各连接有测试垫，分别通过通孔贯穿至第一金属互连层，用于测试每套测试图案的电容；所述两个梳状图案的梳齿相间排列的方式包括第一排列或者第二排列；所述第一排列，为第一梳状图案的梳齿位于奇数个梳齿的位置，第二梳状图案的梳齿位于偶数个梳齿的位置；所述第二排列，为第一梳状图案的梳齿位于偶数个梳齿的位置，第二梳状图案的梳齿位于奇数个梳齿的位置；第一套测试图案的第一金属互连层具有第一排列，从第二金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔；第二套测试图案的第一金属互连层具有第二排列，从第一金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔。

[0058] 本发明的WAT结构将两套测试图案结合起来，不但能够监控金属互连层失效问题，而且能够监控金属互连层之间的连接孔的失效问题，因此能够更有效、全面地监控金属-氧化物-金属(MOM)器件的失效问题。这里，介质层两侧具有金属层的器件，都称为MOM器件，两侧金属层作为电极板，能够测中间介质层电容。

[0059] 以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。