本发明属于芯片端口阻抗匹配技术领域，提供了一种芯片及其端口阻抗匹配校正电路。本发明在芯片通过数字逻辑控制模块调整第一电阻匹配模块或第二电阻匹配模块的总阻值，并控制阻值比较模块交替获取外部电阻的电压和第一电阻匹配模块的电压或第二电阻匹配模块的电压，由阻值比较模块对外部电阻的电压与第一内部电阻电压或第二内部电阻电压进行比较，并根据比较结果输出比较反馈信号至数字逻辑控制模块，再由数字逻辑控制模块根据比较反馈信号判断第一电阻匹配模块或第二电阻匹配模块的总阻值是否等于外部电阻的阻值，是，则表明阻抗匹配完成，否，则数字逻辑控制模块继续调整第一电阻匹配模块或第二电阻匹配模块的总阻值以达到完成阻抗匹配的目的。
1.一种芯片端口阻抗匹配校正电路，内置于芯片，且与所述芯片内部的电阻接入开关模块连接，所述电阻接入开关模块连接外部电阻，所述电阻接入开关模块用于控制所述外部电阻与所述芯片之间的连接关系；其特征在于：
所述芯片端口阻抗匹配校正电路包括数字逻辑控制模块、基准电流供给模块、第一电阻匹配模块、第二电阻匹配模块以及阻值比较模块；
所述数字逻辑控制模块与所述电阻接入开关模块、所述基准电流供给模块、所述第一电阻匹配模块、所述第二电阻匹配模块以及所述阻值比较模块连接，所述基准电流供给模块连接所述第一电阻匹配模块、所述第二电阻匹配模块以及所述电阻接入开关模块，所述阻值比较模块与所述第一电阻匹配模块的基准电流接入端口、所述第二电阻匹配模块的基准电流接入端口以及所述电阻接入开关模块的电流输入端相连接；
所述数字逻辑控制模块输出数字控制信号驱动所述基准电流供给模块输出相应的电压，所述数字逻辑控制模块交替输出第一比较控制信号和第二比较控制信号至所述阻值比较模块和所述电阻接入开关模块；
当所述数字逻辑控制模块输出第一比较控制信号时，所述数字逻辑控制模块将所述第一电阻匹配模块与所述第二电阻匹配模块的总阻值设置为零，所述电阻接入开关模块根据所述第一比较控制信号将所述外部电阻接入所述芯片，并从所述基准电流供给模块获取基准电流至所述外部电阻，所述阻值比较模块根据所述第一比较控制信号通过所述电阻接入开关模块获取所述外部电阻的电压；
当所述数字逻辑控制模块输出第二比较控制信号时，所述电阻接入开关模块根据所述第二比较控制信号断开所述外部电阻与所述芯片之间的连接，同时所述数字逻辑控制模块将所述第一电阻匹配模块或所述第二电阻匹配模块的总阻值设置成不为零的电阻值，所述第一电阻匹配模块或所述第二电阻匹配模块从所述基准电流供给模块获取基准电流并产生相应的第一内部电阻电压或第二内部电阻电压，所述阻值比较模块根据所述第二比较控制信号获取所述第一内部电阻电压或所述第二内部电阻电压；
所述阻值比较模块将所述外部电阻的电压与所述第一内部电阻电压或所述第二内部电阻电压进行比较，并根据比较结果输出比较反馈信号至所述数字逻辑控制模块，所述数字逻辑控制模块根据所述比较反馈信号判断所述第一电阻匹配模块或所述第二电阻匹配模块的总阻值是否与所述外部电阻的阻值相同，如果是，则所述数字逻辑控制模块控制所述第一电阻匹配模块或所述第二电阻匹配模块维持原阻值不变，如果否，则所述数字逻辑控制模块调整所述第一电阻匹配模块或所述第二电阻匹配模块的总阻值，并保持交替输出第一比较控制信号和第二比较控制信号以使所述阻值比较模块继续对所述外部电阻的电压与所述第一内部电阻电压或所述第二内部电阻电压进行比较，直至所述第一电阻匹配模块或所述第二电阻匹配模块的总阻值等于所述外部电阻的阻值为止。
2.如权利要求1所述的芯片端口阻抗匹配校正电路，其特征在于，所述基准电流供给模块包括分压单元、第一开关单元、第二开关单元、第三开关单元、第四开关单元、第五开关单元、第六开关单元、第七开关单元、第八开关单元、第九开关单元、第十开关单元、第十一开关单元、第十二开关单元、第十三开关单元、第十四开关单元、第十五开关单元、第十六开关单元、第十七开关单元、第十八开关单元、第十九开关单元、第二十开关单元、第二十一开关单元、第二十二开关单元、第二十三开关单元、第二十四开关单元、第二十五开关单元、第二十六开关单元、第二十七开关单元、第二十八开关单元、第二十九开关单元、第三十开关单元以及第三十一开关单元；
所述分压单元的输入端和输出端分别连接基准电源和地，所述第一开关单元的第一输入端和第二输入端分别连接所述分压单元的第一分压端和第二分压端，所述第二开关单元的第一输入端和第二输入端分别连接所述分压单元的第三分压端和第四分压端，所述第三开关单元的第一输入端和第二输入端分别连接所述分压单元的第五分压端和第六分压端，所述第四开关单元的第一输入端和第二输入端分别连接所述分压单元的第七分压端和第八分压端，所述第五开关单元的第一输入端和第二输入端分别连接所述分压单元的第九分压端和第十分压端，所述第六开关单元的第一输入端和第二输入端分别连接所述分压单元的第十一分压端和第十二分压端，所述第七开关单元的第一输入端和第二输入端分别连接所述分压单元的第十三分压端和第十四分压端，所述第八开关单元的第一输入端和第二输入端分别连接所述分压单元的第十五分压端和第十六分压端，所述第一开关单元的第一受控端与所述第二开关单元的第一受控端、所述第三开关单元的第一受控端、所述第四开关单元的第一受控端、所述第五开关单元的第一受控端、所述第六开关单元的第一受控端、所述第七开关单元的第一受控端以及所述第八开关单元的第一受控端共接并连接所述数字逻辑控制模块，所述第一开关单元的第二受控端与所述第二开关单元的第二受控端、所述第三开关单元的第二受控端、所述第四开关单元的第二受控端、所述第五开关单元的第二受控端、所述第六开关单元的第二受控端、所述第七开关单元的第二受控端以及所述第八开关单元的第二受控端共接并连接所述数字逻辑控制模块，所述第九开关单元的第一输入端和第二输入端分别连接所述第一开关单元的输出端和所述第二开关单元的输出端，所述第十开关单元的第一输入端和第二输入端分别连接所述第三开关单元的输出端和所述第四开关单元的输出端，所述第十一开关单元的第一输入端和第二输入端分别连接所述第五开关单元的输出端和所述第六开关单元的输出端，所述第十二开关单元的第一输入端和第二输入端分别连接所述第七开关单元的输出端和所述第八开关单元的输出端，所述第九开关单元的第一受控端与所述第十开关单元的第一受控端、所述第十一开关单元的第一受控端以及所述第十二开关单元的第一受控端共接并连接所述数字逻辑控制模块，所述第九开关单元的第二受控端与所述第十开关单元的第二受控端、所述第十一开关单元的第二受控端以及所述第十二开关单元的第二受控端共接并连接所述数字逻辑控制模块，所述第十三开关单元的第一输入端和第二输入端分别连接所述第九开关单元的输出端和所述第十开关单元的输出端，所述第十四开关单元的第一输入端和第二输入端分别连接所述第十一开关单元的输出端和所述第十二开关单元的输出端，所述第十三开关单元的第一受控端和所述第十四开关单元的第一受控端共接并连接所述数字逻辑控制模块，所述第十三开关单元的第二受控端和所述第十四开关单元的第二受控端共接并连接所述数字逻辑控制模块，所述第十五开关单元的第一输入端和第二输入端分别连接所述第十三开关单元的输出端和所述第十四开关单元的输出端，所述第十五开关单元的第一受控端和第二受控端连接所述数字逻辑控制模块，所述第十六开关单元的第一输入端和第二输入端分别连接所述第十五开关单元的输出端和所述第十七开关单元的输出端，所述第十六开关单元的第一受控端和第二受控端连接所述数字逻辑控制模块，所述第十六开关单元的输出端作为所述基准电流供给模块的电流输出端，所述第十七开关单元的第一输入端和第二输入端分别连接所述第十八开关单元的输出端和所述第十九开关单元的输出端，所述第十七开关单元的第一受控端和第二受控端连接所述数字逻辑控制模块，所述第十八开关单元的第一输入端和第二输入端分别连接所述第二十开关单元的输出端和所述第二十一开关单元的输出端，所述第十九开关单元的第一输入端和第二输入端分别连接所述第二十二开关单元的输出端和所述第二十三开关单元的输出端，所述第十八开关单元的第一受控端和所述第十九开关单元的第一受控端共接并连接所述数字逻辑控制模块，所述第二十开关单元的第一输入端和第二输入端分别连接所述第二十四开关单元的输出端和所述第二十五开关单元的输出端，所述第二十一开关单元的第一输入端和第二输入端分别连接所述第二十六开关单元的输出端和所述第二十七开关单元的输出端，所述第二十二开关单元的第一输入端和第二输入端分别连接所述第二十八开关单元的输出端和所述第二十九开关单元的输出端，所述第二十三开关单元的第一输入端和第二输入端分别连接所述第三十开关单元的输出端和所述第三十一开关单元的输出端，所述第二十开关单元的第一受控端与所述第二十一开关单元的第一受控端、所述第二十二开关单元的第一受控端以及所述第二十三开关单元的第一受控端共接并连接所述数字逻辑控制模块，所述第二十开关单元的第二受控端与所述第二十一开关单元的第二受控端、所述第二十二开关单元的第二受控端以及所述第二十三开关单元的第二受控端共接并连接所述数字逻辑控制模块，所述第二十四开关单元的第一输入端和第二输入端分别连接所述分压单元的第十七分压端和第十八分压端，所述第二十五开关单元的第一输入端和第二输入端分别连接所述分压单元的第十九分压端和第二十分压端，所述第二十六开关单元的第一输入端和第二输入端分别连接所述分压单元的第二十一分压端和第二十二分压端，所述第二十七开关单元的第一输入端和第二输入端分别连接所述分压单元的第二十三分压端和第二十四分压端，所述第二十八开关单元的第一输入端和第二输入端分别连接所述分压单元的第二十五分压端和第二十六分压端，所述第二十九开关单元的第一输入端和第二输入端分别连接所述分压单元的第二十七分压端和第二十八分压端，所述第三十开关单元的第一输入端和第二输入端分别连接所述分压单元的第二十九分压端和第三十分压端，所述第三十一开关单元的第一输入端和第二输入端分别连接所述分压单元的第三十一分压端和第三十二分压端，所述第二十四开关单元的第一受控端与所述第二十五开关单元的第一受控端、所述第二十六开关单元的第一受控端、所述第二十七开关单元的第一受控端、所述第二十八开关单元的第一受控端、所述第二十九开关单元的第一受控端、所述第三十开关单元的第一受控端以及所述第三十一开关单元的第一受控端共接并连接所述数字逻辑控制模块，所述第二十四开关单元的第二受控端与所述第二十五开关单元的第二受控端、所述第二十六开关单元的第二受控端、所述第二十七开关单元的第二受控端、所述第二十八开关单元的第二受控端、所述第二十九开关单元的第二受控端、所述第三十开关单元的第二受控端以及所述第三十一开关单元的第二受控端共接并连接所述数字逻辑控制模块，所述第一开关单元的接地端与所述第二开关单元的接地端、所述第三开关单元的接地端、所述第四开关单元的接地端、所述第五开关单元的接地端、所述第六开关单元的接地端、所述第七开关单元的接地端、所述第八开关单元的接地端、所述第九开关单元的接地端、所述第十开关单元的接地端、所述第十一开关单元的接地端、所述第十二开关单元的接地端、所述第十三开关单元的接地端、所述第十四开关单元的接地端、所述第十五开关单元的接地端、所述第十六开关单元的接地端、所述第十七开关单元的接地端、所述第十八开关单元的接地端、所述第十九开关单元的接地端、所述第二十开关单元的接地端、所述第二十一开关单元的接地端、所述第二十二开关单元的接地端、所述第二十三开关单元的接地端、所述第二十四开关单元的接地端、所述第二十五开关单元的接地端、所述第二十六开关单元的接地端、所述第二十七开关单元的接地端、所述第二十八开关单元的接地端、所述第二十九开关单元的接地端、所述第三十开关单元的接地端以及所述第三十一开关单元的接地端共接于地。
3.如权利要求1所述的芯片端口阻抗匹配校正电路，其特征在于，所述第一电阻匹配模块包括第一固定阻值模块和第一可变阻值模块；
所述第一电阻匹配模块的总阻值为所述第一固定阻值模块的总阻值与所述第一可变阻值模块的总阻值之和，所述第一固定阻值模块的总阻值是不可变的，在所述数字逻辑控制模块对所述第一电阻匹配模块的总阻值进行调整时，所述数字逻辑控制模块是对所述第一可变阻值模块的总阻值进行调整；
所述第一固定阻值模块包括第一电阻R1、第三十二NMOS管、第三十三NMOS管、第二电阻R2、第三十四NMOS管、第三电阻R3、第三十五NMOS管、第四电阻R4、第三十六NMOS管、第五电阻R5、第三十七NMOS管、第六电阻R6、第三十八NMOS管、第七电阻R7、第三十九NMOS管、第八电阻R8、第四十NMOS管、第九电阻R9、第四十一NMOS管、第十电阻R10、第四十二NMOS管、第十一电阻R11、第四十三NMOS管、第十二电阻R12、第四十四NMOS管、第十三电阻R13以及第四十五NMOS管；
所述第一可变阻值模块包括第十五电阻R15、第四十六NMOS管、第四十七NMOS管、第四十八NMOS管、第四十九NMOS管、第十六电阻R16、第五十NMOS管、第五十一NMOS管、第十七电阻R17、第五十二NMOS管、第十八电阻R18、第五十三NMOS管、第十九电阻R19、第五十四NMOS管、第二十电阻R20、第五十五NMOS管、第二十一电阻R21、第五十六NMOS管、第二十二电阻R22、第五十七NMOS管N57、第二十三电阻R23、第五十八NMOS管、第二十四电阻R24以及第五十九NMOS管；
所述第一电阻R1的第一端与所述第二电阻R2的第一端、所述第三电阻R3的第一端、所述第四电阻R4的第一端、所述第五电阻R5的第一端、所述第六电阻R6的第一端、所述第七电阻R7的第一端、所述第八电阻R8的第一端、所述第九电阻R9的第一端、所述第十电阻R10的第一端、所述第十一电阻R11的第一端、所述第十二电阻R12的第一端、所述第十三电阻R13的第一端、所述第十五电阻R15的第一端、所述第十六电阻R16的第一端、所述第十七电阻R17的第一端、所述第十八电阻R18的第一端、所述第十九电阻R19的第一端、所述第二十电阻R20的第一端、所述第二十一电阻R21的第一端、所述第二十二电阻R22的第一端、所述第二十三电阻R23的第一端以及所述第二十四电阻R24的第一端共接所形成的共接点作为所述第一电阻匹配模块的基准电流接入端口，所述第一电阻R1的第二端连接所述第三十二NMOS管的漏极，所述第三十二NMOS管的源极连接所述第三十三NMOS管的漏极，所述第三十二NMOS管的栅极与所述第三十三NMOS管的栅极共接并接入第一控制电平，所述第二电阻R2的第二端连接所述第三十四NMOS管的漏极，所述第三十四NMOS管的栅极接入所述第一控制电平，所述第三电阻R3的第二端连接所述第三十五NMOS管的漏极，所述第三十五NMOS管的栅极接入所述第一控制电平，所述第四电阻R4的第二端连接所述第三十六NMOS管的漏极，所述第三十六NMOS管的栅极接入所述第一控制电平，所述第五电阻R5的第二端连接所述第三十七NMOS管的漏极，所述第三十七NMOS管的栅极接入所述第一控制电平，所述第六电阻R6的第二端连接所述第三十八NMOS管的漏极，所述第三十八NMOS管的栅极接入所述第一控制电平，所述第七电阻R7的第二端连接所述第三十九NMOS管的漏极，所述第三十九NMOS管的栅极接入所述第一控制电平，所述第八电阻R8的第二端连接所述第四十NMOS管的漏极，所述第四十NMOS管的栅极接入所述第一控制电平，所述第九电阻R9的第二端连接所述第四十一NMOS管的漏极，所述第四十一NMOS管的栅极接入所述第一控制电平，所述第十电阻R10的第二端连接所述第四十二NMOS管的漏极，所述第四十二NMOS管的栅极接入所述第一控制电平，所述第十一电阻R11的第二端连接所述第四十三NMOS管的漏极，所述第四十三NMOS管的栅极接入所述第一控制电平，所述第十二电阻R12的第二端连接所述第四十四NMOS管的漏极，所述第四十四NMOS管的栅极接入所述第一控制电平，所述第十三电阻R13的第二端连接所述第四十五NMOS管的漏极，所述第四十五NMOS管的栅极接入所述第一控制电平，所述第三十二NMOS管的衬底、所述第三十三NMOS管的衬底和源极、所述第三十四NMOS管的衬底和源极、所述第三十五NMOS管的衬底和源极、所述第三十六NMOS管的衬底和源极、所述第三十七NMOS管的衬底和源极、所述第三十八NMOS管的衬底和源极、所述第三十九NMOS管的衬底和源极、所述第四十NMOS管的衬底和源极、所述第四十一NMOS管的衬底和源极、所述第四十二NMOS管的衬底和源极、所述第四十三NMOS管的衬底和源极、所述第四十四NMOS管的衬底和源极、所述第四十五NMOS管的衬底和源极共接于地，所述第十五电阻R15的第二端连接所述第四十六NMOS管的漏极，所述第四十七NMOS管的漏极和源极分别连接所述第四十六NMOS管的源极和所述第四十八NMOS管的漏极，所述第四十八NMOS管的源极连接所述第四十九NMOS管的漏极，所述第四十六NMOS管的栅极与所述第四十七NMOS管的栅极、所述第四十八NMOS管的栅极以及所述第四十九NMOS管的栅极共接并连接所述数字逻辑控制模块，所述第十六电阻R16的第二端连接所述第五十NMOS管的漏极，所述第五十NMOS管的源极连接所述第五十一NMOS管的漏极，所述第五十NMOS管的栅极与所述第五十一NMOS管的栅极共接并连接所述数字逻辑控制模块，所述第十七电阻R17的第二端连接所述第五十二NMOS管的漏极，所述第五十二NMOS管的栅极连接所述数字逻辑控制模块，所述第十八电阻R18的第二端连接所述第五十三NMOS管的漏极，所述第五十三NMOS管的栅极连接所述数字逻辑控制模块，所述第十九电阻R19的第二端连接所述第五十四NMOS管的漏极，所述第二十电阻R20的第二端连接所述第五十五NMOS管的漏极，所述第五十四NMOS管的栅极与所述第五十五NMOS管的栅极共接并连接所述数字逻辑控制模块，所述第二十一电阻R21的第二端连接所述第五十六NMOS管的漏极，所述第二十二电阻R22的第二端连接所述第五十七NMOS管的漏极，所述第二十三电阻R23的第二端连接所述第五十八NMOS管的漏极，所述第二十四电阻R24的第二端连接所述第五十九NMOS管的漏极，所述第五十六NMOS管的栅极与所述第五十七NMOS管的栅极、所述第五十八NMOS管的栅极以及所述第五十九NMOS管的栅极共接并连接所述数字逻辑控制模块，所述第四十六NMOS管的衬底、所述第四十七NMOS管的衬底、所述第四十八NMOS管的衬底、所述第四十九NMOS管的衬底和源极、所述第五十NMOS管的衬底、所述第五十一NMOS管的衬底和源极、所述第五十二NMOS管的衬底和源极、所述第五十三NMOS管的衬底和源极、所述第五十四NMOS管的衬底和源极、所述第五十五NMOS管的衬底和源极、所述第五十六NMOS管的衬底和源极、所述第五十七NMOS管的衬底和源极、所述第五十八NMOS管的衬底和源极、所述第五十九NMOS管的衬底和源极共接于地。
4.如权利要求1所述的芯片端口阻抗匹配校正电路，其特征在于，所述第二电阻匹配模块包括第二固定阻值模块和第二可变阻值模块；
所述第二电阻匹配模块的总阻值为所述第二固定阻值模块的总阻值与所述第二可变阻值模块的总阻值之和，所述第二固定阻值模块的总阻值是不可变的，在所述数字逻辑控制模块对所述第二电阻匹配模块的总阻值进行调整时，所述数字逻辑控制模块是对所述第二可变阻值模块的总阻值进行调整；
所述第二固定阻值模块包括第三NMOS管、第四NMOS管、第二十五电阻R25、第二十六电阻R26、第二十七电阻R27、第二十八电阻R28、第二十九电阻R29、第三十电阻R30、第三十一电阻R31以及第三十二电阻R32；
所述第二可变阻值模块包括第一反相器、第一开关调节单元、第二开关调节单元、第三十三电阻R33、第三十四电阻R34、第三十五电阻R35、第三十六电阻R36、第二反相器、第三开关调节单元、第四开关调节单元、第三十七电阻R37、第三十八电阻R38、第三反相器、第五开关调节单元、第六开关调节单元、第三十九电阻R39、第四反相器、第七开关调节单元、第八开关调节单元、第四十电阻R40、第四十一电阻R41、第五反相器、第九开关调节单元、第十开关调节单元、第四十二电阻R42、第四十三电阻R43、第四十四电阻R44、第四十五电阻R45、第六反相器、第十一开关调节单元、第十二开关调节单元、第四十六电阻R46、第四十七电阻R47、第四十八电阻R48、第四十九电阻R49、第五十电阻R50、第五十一电阻R51、第五十二电阻R52以及第五十三电阻R53；
所述第三NMOS管的栅极和所述第四NMOS管的栅极接入第二控制电平，所述第二十五电阻R25的第一端与所述第二十六电阻R26的第一端、所述第二十七电阻R27的第一端、所述第二十八电阻R28的第一端、所述第二十九电阻R29的第一端、所述第三十电阻R30的第一端、所述第三十一电阻R31的第一端以及所述第三十二电阻R32的第一端共接所形成的共接点同时连接所述第三NMOS管的漏极和所述第四NMOS管的漏极，所述第一反相器的输入端、所述第二反相器的输入端、所述第三反相器的输入端、所述第四反相器的输入端、所述第五反相器的输入端以及所述第六反相器的输入端均连接所述数字逻辑控制模块，所述第一开关调节单元的受控端与所述第二开关调节单元的受控端共接于所述第一反相器的输出端，所述第一开关调节单元的第一输入端和所述第二开关调节单元的第一输入端分别连接所述第三NMOS管的栅极和所述第四NMOS管的栅极，所述第三十三电阻R33的第一端与所述第三十四电阻R34的第一端、所述第三十五电阻R35的第一端以及所述第三十六电阻R36的第一端的共接点同时与所述第一开关调节单元的第二输入端和所述第二开关调节单元的第二输入端连接；所述第三开关调节单元的受控端与所述第四开关调节单元的受控端共接于所述第二反相器的输出端，所述第三开关调节单元的第一输入端和所述第四开关调节单元的第一输入端分别连接所述第三NMOS管的栅极和所述第四NMOS管的栅极，所述第三十七电阻R37的第一端与所述第三十八电阻R38的第一端的共接点同时与所述第三开关调节单元的第二输入端和所述第四开关调节单元的第二输入端连接；所述第五开关调节单元的受控端与所述第六开关调节单元的受控端共接于所述第三反相器的输出端，所述第五开关调节单元的第一输入端和所述第六开关调节单元的第一输入端分别连接所述第三NMOS管的栅极和所述第四NMOS管的栅极，所述第三十九电阻R39的第一端同时与所述第五开关调节单元的第二输入端和所述第六开关调节单元的第二输入端连接；所述第七开关调节单元的受控端与所述第八开关调节单元的受控端共接于所述第四反相器的输出端，所述第七开关调节单元的第一输入端和所述第八开关调节单元的第一输入端分别连接所述第三NMOS管的栅极和所述第四NMOS管的栅极，所述第四十电阻R40的第一端同时与所述第七开关调节单元的第二输入端和所述第八开关调节单元的第二输入端连接，所述第四十电阻R40的第二端连接所述第四十一电阻R41的第一端；所述第九开关调节单元的受控端与所述第十开关调节单元的受控端共接于所述第五反相器的输出端，所述第九开关调节单元的第一输入端和所述第十开关调节单元的第一输入端分别连接所述第三NMOS管的栅极和所述第四NMOS管的栅极，所述第四十二电阻R42的第一端同时与所述第九开关调节单元的第二输入端和所述第十开关调节单元的第二输入端连接，所述第四十三电阻R43连接于所述第四十二电阻R42的第二端与所述第四十四电阻R44的第一端之间，所述第四十四电阻R44的第二端连接所述第四十五电阻R45的第一端；所述第十一开关调节单元的受控端与所述第十二开关调节单元的受控端共接于所述第六反相器的输出端，所述第十一开关调节单元的第一输入端和所述第十二开关调节单元的第一输入端分别连接所述第三NMOS管的栅极和所述第四NMOS管的栅极，所述第四十六电阻R46的第一端同时与所述第十一开关调节单元的第二输入端和所述第十二开关调节单元的第二输入端连接，所述第四十七电阻R47连接于所述第四十六电阻R46的第二端与所述第四十八电阻R48的第一端之间，所述第四十八电阻R48的第二端连接所述第四十九电阻R49的第一端，所述第五十电阻R50连接于所述第四十九电阻R49的第二端与所述第五十一电阻R51的第一端之间，所述第五十二电阻R52连接于所述第五十一电阻R51的第二端与所述第五十三电阻R53的第一端之间；所述第二十五电阻R25的第二端与所述第二十六电阻R26的第二端、所述第二十七电阻R27的第二端、所述第二十八电阻R28的第二端、所述第二十九电阻R29的第二端、所述第三十电阻R30的第二端、所述第三十一电阻R31的第二端以及所述第三十二电阻R32的第二端共接所形成的共接点、所述第三十三电阻R33的第二端与所述第三十四电阻R34的第二端、所述第三十五电阻R35的第二端以及所述第三十六电阻R36的第二端的共接点、所述第三十七电阻R37的第二端与所述第三十八电阻R38的第二端的共接点、所述第三十九电阻R39的第二端、所述第四十一电阻R41的第二端、所述第四十五电阻R45的第二端以及所述第五十三电阻R53的第二端共接所形成的共接点作为所述第二电阻匹配模块的基准电流接入端口；所述第三NMOS管的衬底和源极、所述第四NMOS管的衬底和源极、所述第一开关调节单元的接地端、所述第二开关调节单元的输出端、所述第三开关调节单元的输出端、所述第四开关调节单元的输出端、所述第五开关调节单元的输出端、所述第六开关调节单元的输出端、所述第七开关调节单元的输出端、所述第八开关调节单元的输出端、所述第九开关调节单元的输出端、所述第十开关调节单元的输出端、所述第十一开关调节单元的输出端以及所述第十二开关调节单元的输出端共接于地。
5.如权利要求4所述的芯片端口阻抗匹配校正电路，其特征在于，所述第一开关调节单元和所述第二开关调节单元为结构相同的开关调节单元，所述开关调节单元包括第三十PMOS管、第五十六NMOS管、第五十七NMOS管、第五十八NMOS管、第五十九NMOS管以及第六十NMOS管；
所述第三十PMOS管的栅极与所述第五十六NMOS管的栅极的共接点作为所述开关调节单元的受控端，所述第三十PMOS管的漏极与衬底的共接点作为所述开关调节单元的第一输入端，所述第三十PMOS管的源极与所述第五十六NMOS管的漏极共接于所述第五十七NMOS管的栅极，所述第五十八NMOS管的栅极与第五十九NMOS管的栅极以及所述第六十NMOS管的栅极共接于所述第五十七NMOS管的栅极，所述第五十七NMOS管的漏极作为所述开关调节单元的第二输入端，所述第五十八NMOS管的漏极、所述第五十九NMOS管的漏极以及所述第六十NMOS管的漏极共接于所述第五十七NMOS管的漏极，所述第五十六NMOS管的源极与衬底、所述第五十七NMOS管的源极与衬底、所述第五十八NMOS管的源极与衬底、所述第五十九NMOS管的源极与衬底以及所述第六十NMOS管的源极与衬底共接所形成的共接点作为所述开关调节单元的输出端；
所述第三开关调节单元与所述第四开关调节单元为结构相同的开关调节单元，所述开关调节单元包括第三十八PMOS管、第六十一NMOS管、第六十二NMOS管以及第六十三NMOS管；
所述第三十八PMOS管的栅极与所述第六十一NMOS管的栅极的共接点作为所述开关调节单元的受控端，所述第三十八PMOS管的漏极与衬底的共接点作为所述开关调节单元的第一输入端，所述第三十八PMOS管的源极与所述第六十一NMOS管的漏极以及所述第六十三NMOS管的栅极共接于所述第六十二NMOS管的栅极，所述第六十二NMOS管的漏极与所述第六十三NMOS管的漏极的共接点作为所述开关调节单元的第二输入端，所述第六十一NMOS管的源极与衬底、所述第六十二NMOS管的源极与衬底以及所述第六十三NMOS管的源极与衬底共接所形成的共接点作为开关调节单元的输出端；
所述第五开关调节单元与所述第六开关调节单元为结构相同的开关调节单元，所述开关调节单元包括第三十九PMOS管、第六十四NMOS管及第六十五NMOS管；所述第三十九PMOS管的栅极与所述第六十四NMOS管的栅极的共接点作为所述开关调节单元的受控端，所述第三十九PMOS管的漏极作为所述开关调节单元的第一输入端，所述第三十九PMOS管的源极与所述第六十四NMOS管的漏极共接于所述第六十五NMOS管的栅极，所述第六十五NMOS管的漏极作为所述开关调节单元的第二输入端，所述第三十九PMOS管的衬底、所述第六十四NMOS管的衬底和源极以及所述第六十五NMOS管的衬底和源极共接所形成的共接点作为开关调节单元的输出端。
6.如权利要求4所述的芯片端口阻抗匹配校正电路，其特征在于，所述第七开关调节单元和所述第八开关调节单元为结构相同的开关调节单元，所述开关调节单元包括第三十一PMOS管、第七NMOS管、第八NMOS管以及第九NMOS管；所述第三十一PMOS管的栅极与所述第七NMOS管的栅极的共接点作为所述开关调节单元的受控端，所述第三十一PMOS管的漏极作为所述开关调节单元的第一输入端，所述第三十一PMOS管的源极与所述第七NMOS管的漏极的共接点连接所述第八NMOS管的栅极与所述第九NMOS管的栅极的共接点，所述第八NMOS管的漏极作为所述开关调节单元的第二输入端，所述第八NMOS管的源极连接所述第九NMOS管的漏极，所述第三十一PMOS管的衬底、所述第七NMOS管的衬底和源极、所述第八NMOS管的衬底以及所述第九NMOS管的衬底和源极共接所形成的共接点作为所述开关调节单元的输出端。
7.如权利要求4所述的芯片端口阻抗匹配校正电路，其特征在于，第九开关调节单元和第十开关调节单元为结构相同的开关调节单元，所述开关调节单元包括第三十二PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管以及第十四NMOS管；所述第三十二PMOS管的漏极作为所述开关调节单元的第一输入端，所述第三十二PMOS管的源极与所述第十NMOS管的漏极的共接点连接所述第十一NMOS管的栅极与所述第十二NMOS管的栅极、所述第十三NMOS管的栅极以及所述第十四NMOS管的栅极的共接点，所述第十一NMOS管的漏极作为所述开关调节单元的第二输入端，所述第十二NMOS管的漏极和源极分别连接所述第十一NMOS管的源极和所述第十三NMOS管的漏极，所述第十三NMOS管的源极连接所述第十四NMOS管的漏极，所述第三十二PMOS管的衬底、所述第十NMOS管的衬底和源极、所述第十一NMOS管的衬底、所述第十二NMOS管的衬底、所述第十三NMOS管的衬底以及所述第十四NMOS管的衬底和源极共接所形成的共接点作为所述开关调节单元的输出端。
8.如权利要求4所述的芯片端口阻抗匹配校正电路，其特征在于，所述第十一开关调节单元和所述第十二开关调节单元为结构相同的开关调节单元，所述开关调节单元包括第三十三PMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管以及第二十三NMOS管；
所述第三十三PMOS管的栅极与所述第十五NMOS管的栅极的共接点作为所述开关调节单元的受控端，所述第三十三PMOS管的漏极作为所述开关调节单元的第一输入端，所述第三十三PMOS管的源极连接所述第十五NMOS管的漏极，所述第三十三PMOS管的栅极与所述第十五NMOS管的栅极的共接点连接所述第十六NMOS管的栅极与所述第十七NMOS管的栅极、所述第十八NMOS管的栅极、所述第十九NMOS管的栅极、所述第二十NMOS管的栅极、所述第二十一NMOS管的栅极、所述第二十二NMOS管的栅极以及所述第二十三NMOS管的栅极共接所形成的共接点，所述第十六NMOS管的漏极作为所述开关调节单元的第二输入端，所述第十七NMOS管的漏极和源极分别连接所述第十六NMOS管的源极和所述第十八NMOS管的漏极，所述第十九NMOS管的漏极和源极分别连接所述第十八NMOS管的源极和所述第二十NMOS管的漏极，所述第二十一NMOS管的漏极和源极分别连接所述第二十NMOS管的源极和所述第二十二NMOS管的漏极，所述第二十二NMOS管的源极连接所述第二十三NMOS管的漏极，所述第三十三PMOS管的衬底、所述第十五NMOS管的衬底和源极、所述第十六NMOS管的衬底、所述第十七NMOS管的衬底、所述第十八NMOS管的衬底、所述第十九NMOS管的衬底、所述第二十NMOS管的衬底、所述第二十一NMOS管的衬底、所述第二十二NMOS管的衬底以及所述第二十三NMOS管的衬底和源极共接所形成的共接点作为所述开关调节单元的输出端。
9.如权利要求1所述的芯片端口阻抗匹配校正电路，其特征在于，所述阻值比较模块包括：
第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第五十四电阻、第五十五电阻、第五十六电阻R、第五十七电阻、第五十八电阻、第五十九电阻、第一电容C1、第二电容C2、第三电容C3以及电平转换电路；
所述第二十四NMOS管的栅极和所述第三十一NMOS管的栅极共接，并从所述数字逻辑控制模块接收所述第一比较控制信号或所述第二比较控制信号，所述第二十四NMOS管的源极与所述第五十四电阻R54的第一端共接于所述第二十七NMOS管的栅极，所述第五十四电阻R54的第二端连接所述第二电容C2的第一端，所述第五十六电阻R56的第一端与所述第五十七电阻R57的第一端共接于所述第二十四NMOS管的漏极，所述第五十五电阻R55连接于所述第三十四PMOS管的源极与所述第五十六电阻R56的第二端之间，所述第五十七电阻R57的第二端、所述第二十五NMOS管的漏极和栅极、所述第二十八NMOS管的栅极以及所述第二十九NMOS管的栅极共接，所述第三十四PMOS管的漏极与所述第三十五PMOS管的漏极、所述第三十六PMOS管的漏极以及所述第三十七PMOS管的漏极共接于所述第三十NMOS管的漏极，所述第三十五PMOS管的源极和栅极共接于所述第三十六PMOS管的栅极，所述第二十六NMOS管的漏极连接所述第三十五PMOS管的源极，所述第二十七NMOS管的漏极与所述第三十七PMOS管的栅极共接于所述第三十六PMOS 管的源极，所述第二十六NMOS管的源极与所述第二十七NMOS管的源极共接于所述第二十八NMOS管的漏极，所述第二电容C2的第二端与所述第二十五NMOS管的源极、所述第二十八NMOS管的源极以及所述第二十九NMOS管的源极共接于地，所述第三十七PMOS管的源极与所述第二十九NMOS管的漏极、所述第三十NMOS管的源极以及所述第三十一NMOS管的漏极共接于所述电平转换电路的输入端，所述电平转换电路的输出端连接所述数字逻辑控制模块，所述第三十一NMOS管的源极与所述第二十六NMOS管的栅极共接于所述第五十八电阻R58的第一端，所述第五十八电阻R58的第二端连接所述第三电容C3的第一端，所述第三电容C3的第二端与所述第一电容C1的第一端共接于所述第五十九电阻R59的第一端，所述第一电容C1的第二端接地，所述第五十九电阻R59的第二端连接所述电阻接入开关模块的电流输入端、所述第一电阻匹配模块的基准电流接入端口以及所述第二电阻匹配模块的基准电流接入端口。
10.一种芯片，包括电阻接入开关模块，所述电阻接入开关模块连接外部电阻，所述电阻接入开关模块用于控制所述外部电阻与所述芯片之间的连接关系；其特征在于，所述芯片还包括如权利要求1-9任一项所述的芯片端口阻抗匹配校正电路。
一种芯片及其端口阻抗匹配校正电路
技术领域
[0001] 本发明属于芯片端口阻抗匹配技术领域，尤其涉及一种芯片及其端口阻抗匹配校正电路。
背景技术
[0002] 随着数据通讯系统的传输速率从KHz级别逐步提高到GHz级别，信号的传输越来越受到芯片端口阻抗及其匹配因素的影响。在传统的系统设计中，由于芯片的集成度较低，系统工程师对于系统的掌控程度比较高，往往不会赋予芯片具备自行校正端口状态及阻抗特性的能力，当发现端口阻抗出现匹配问题时，系统工程师通常直接在系统板上添加额外的匹配电路，并通过手动调试的方式解决阻抗失配的问题。这种方式的优点是灵活，但是对芯片使用者的要求高。随着系统的集成化趋势的加大，系统规模变得越来越大，系统的设计难度的也随之增大，而由于芯片厂商往往不愿意提供片上系统(SOC,System On Chip)的互联结构及相关细节，且芯片所预留的可供外部调试的端口越来越少，从而导致系统的大规模集成无法实现。为了解决此问题，现有技术提供了一个端口自校正及阻抗匹配的方法，其通过在芯片的输入端口和输出端口集成一个与线上阻抗相匹配的内部匹配电阻。然而，由于芯片工艺问题，电阻偏差往往可达到30％，这就会造成实际流片出来的阻抗和仿真值之间的差异很大，且在偏差过大时会加大线上信号反射并降低物理线路的通信质量。
[0003] 综上所述，现有技术存在因芯片内部匹配电阻的阻抗与阻抗仿真值之间的偏差大而加大线上信号反射并降低物理线路的通信质量的问题。
发明内容
[0004] 本发明的目的在于提供一种芯片端口阻抗匹配校正电路，旨在解决现有技术所存在的因芯片内部匹配电阻的阻抗与阻抗仿真值之间的偏差大而加大线上信号反射并降低物理线路的通信质量的问题。
[0005] 本发明是这样实现的，一种芯片端口阻抗匹配校正电路，内置于芯片，且与所述芯片内部的电阻接入开关模块连接，所述电阻接入开关模块连接外部电阻，所述电阻接入开关模块用于控制所述外部电阻与所述芯片之间的连接关系；
[0006] 所述芯片端口阻抗匹配校正电路包括数字逻辑控制模块、基准电流供给模块、第一电阻匹配模块、第二电阻匹配模块以及阻值比较模块；
[0007] 所述数字逻辑控制模块与所述电阻接入开关模块、所述基准电流供给模块、所述第一电阻匹配模块、所述第二电阻匹配模块以及所述阻值比较模块连接，所述基准电流供给模块连接所述第一电阻匹配模块、所述第二电阻匹配模块以及所述电阻接入开关模块，所述阻值比较模块与所述第一电阻匹配模块的基准电流接入端口、所述第二电阻匹配模块的基准电流接入端口以及所述电阻接入开关模块的电流输入端相连接；
[0008] 所述数字逻辑控制模块输出数字控制信号驱动所述基准电流供给模块输出相应的电压，所述数字逻辑控制模块交替输出第一比较控制信号和第二比较控制信号至所述阻值比较模块和所述电阻接入开关模块；
[0009] 当所述数字逻辑控制模块输出第一比较控制信号时，所述数字逻辑控制模块将所述第一电阻匹配模块与所述第二电阻匹配模块的总阻值设置为零，所述电阻接入开关模块根据所述第一比较控制信号将所述外部电阻接入所述芯片，并从所述基准电流供给模块获取基准电流至所述外部电阻，所述阻值比较模块根据所述第一比较控制信号通过所述电阻接入开关模块获取所述外部电阻的电压；
[0010] 当所述数字逻辑控制模块输出第二比较控制信号时，所述电阻接入开关模块根据所述第二比较控制信号断开所述外部电阻与所述芯片之间的连接，同时所述数字逻辑控制模块将所述第一电阻匹配模块或所述第二电阻匹配模块的总阻值设置成不为零的电阻值，所述第一电阻匹配模块或所述第二电阻匹配模块从所述基准电流供给模块获取基准电流并产生相应的第一内部电阻电压或第二内部电阻电压，所述阻值比较模块根据所述第二比较控制信号获取所述第一内部电阻电压或所述第二内部电阻电压；
[0011] 所述阻值比较模块将所述外部电阻的电压与所述第一内部电阻电压或所述第二内部电阻电压进行比较，并根据比较结果输出比较反馈信号至所述数字逻辑控制模块，所述数字逻辑控制模块根据所述比较反馈信号判断所述第一电阻匹配模块或所述第二电阻匹配模块的总阻值是否与所述外部电阻的阻值相同，如果是，则所述数字逻辑控制模块控制所述第一电阻匹配模块或所述第二电阻匹配模块维持原阻值不变，如果否，则所述数字逻辑控制模块调整所述第一电阻匹配模块或所述第二电阻匹配模块的总阻值，并保持交替输出第一比较控制信号和第二比较控制信号以使所述阻值比较模块继续对所述外部电阻的电压与所述第一内部电阻电压或所述第二内部电阻电压进行比较，直至所述第一电阻匹配模块或所述第二电阻匹配模块的总阻值等于所述外部电阻的阻值为止。
[0012] 本发明的另一目的还在于提供一种芯片，包括电阻接入开关模块，所述电阻接入开关模块连接外部电阻，所述电阻接入开关模块用于控制所述外部电阻与所述芯片之间的连接关系；所述芯片还包括上述的芯片端口阻抗匹配校正电路。
[0013] 本发明通过在芯片中采用包括数字逻辑控制模块、基准电流供给模块、第一电阻匹配模块、第二电阻匹配模块以及阻值比较模块的芯片端口阻抗匹配校正电路，通过数字逻辑控制模块调整第一电阻匹配模块或第二电阻匹配模块的总阻值，并控制阻值比较模块交替获取外部电阻的电压和第一电阻匹配模块的电压(即第一内部电阻电压)或第二电阻匹配模块的电压(即第二内部电阻电压)，由阻值比较模块对外部电阻的电压与第一内部电阻电压或第二内部电阻电压进行比较，并根据比较结果输出比较反馈信号至数字逻辑控制模块，再由数字逻辑控制模块根据比较反馈信号判断第一电阻匹配模块或第二电阻匹配模块的总阻值是否与外部电阻的阻值相同，是，则表明阻抗匹配完成，否，则数字逻辑控制模块继续调整第一电阻匹配模块或第二电阻匹配模块的总阻值以达到完成阻抗匹配的目的，从而解决了解决现有技术所存在的因芯片内部匹配电阻的阻抗与阻抗仿真值之间的偏差大而加大线上信号反射并降低物理线路的通信质量的问题。
附图说明
[0014] 图1是本发明实施例提供的芯片端口阻抗匹配校正电路的模块结构图；
[0015] 图2是本发明实施例提供的芯片端口阻抗匹配校正电路中的基准电流供给模块的示例结构图；
[0016] 图3是本发明实施例提供的芯片端口阻抗匹配校正电路中的第一电阻匹配模块的示例结构图；
[0017] 图4是本发明实施例提供的芯片端口阻抗匹配校正电路中的第二电阻匹配模块的示例结构图；
[0018] 图5是本发明实施例提供的芯片端口阻抗匹配校正电路中的阻值比较模块的示例结构图。
具体实施方式
[0019] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0020] 图1示出了本发明实施例提供的芯片端口阻抗匹配校正电路的模块结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：
[0021] 芯片端口阻抗匹配校正电路100内置于芯片，且与芯片内部的电阻接入开关模块200的电流输入端连接，电阻接入开关模块200的输出端连接外部电阻REXT，电阻接入开关模块200用于控制外部电阻与芯片之间的连接关系。
[0022] 芯片端口阻抗匹配校正电路100包括数字逻辑控制模块101、基准电流供给模块102、第一电阻匹配模块103、第二电阻匹配模块104以及阻值比较模块105。
[0023] 数字逻辑控制模块101与电阻接入开关模块200、基准电流供给模块102、第一电阻匹配模块103、第二电阻匹配模块104以及阻值比较模块105连接，基准电流供给模块102的电流输出端连接第一电阻匹配模块103的电流输入端、第二电阻匹配模块104基准电流接入端口以及电阻接入开关模块200的基准电流接入端口，阻值比较模块105与第一电阻匹配模块103的基准电流接入端口、第二电阻匹配模块104的基准电流接入端口以及电阻接入开关模块200的电流输入端相连接。
[0024] 数字逻辑控制模块101输出数字控制信号驱动基准电流供给模块102输出相应的电压，数字逻辑控制模块101交替输出第一比较控制信号和第二比较控制信号至阻值比较模块105和电阻接入开关模块200。
[0025] 当数字逻辑控制模块101输出第一比较控制信号时，数字逻辑控制模块101将第一电阻匹配模块103与第二电阻匹配模块104的总阻值设置为零，电阻接入开关模块200根据第一比较控制信号将外部电阻REXT接入芯片，并从基准电流供给模块102获取基准电流至外部电阻REXT，阻值比较模块105根据第一比较控制信号通过电阻接入开关模块200获取外部电阻REXT的电压。
[0026] 当数字逻辑控制模块101输出第二比较控制信号时，电阻接入开关模块200根据第二比较控制信号断开外部电阻REXT与芯片之间的连接，同时数字逻辑控制模块101将第一电阻匹配模块103或第二电阻匹配模块104的总阻值设置成不为零的电阻值，第一电阻匹配模块103或第二电阻匹配模块104从基准电流供给模块102获取基准电流并产生相应的第一内部电阻电压或第二内部电阻电压，阻值比较模块105根据第二比较控制信号获取所述第一内部电阻电压或所述第二内部电阻电压。
[0027] 阻值比较模块105将外部电阻REXT的电压与所述第一内部电阻电压或所述第二内部电阻电压进行比较，并根据比较结果输出比较反馈信号至数字逻辑控制模块101，数字逻辑控制模块101根据比较反馈信号判断第一电阻匹配模块103或第二电阻匹配模块104的总阻值是否与外部电阻REXT的阻值相同，如果是，则数字逻辑控制模块101控制第一电阻匹配模块103或第二电阻匹配模块104维持原阻值不变，如果否，则数字逻辑控制模块101调整第一电阻匹配模块103或第二电阻匹配模块104的总阻值，并保持交替输出第一比较控制信号和第二比较控制信号以使阻值比较模块105继续对外部电阻REXT的电压与所述第一内部电阻电压或所述第二内部电阻电压进行比较，直至第一电阻匹配模块103或第二电阻匹配模块104的总阻值等于所述外部电阻的阻值为止。
[0028] 作为本发明一实施例，数字逻辑控制模块101可以是具备数据逻辑处理能力的CPU(Central Processing Unit，中央处理单元)或者MCU(Micro Control Unit，微控制单元)。
[0029] 作为本发明一实施例，如图2所示，基准电流供给模块102包括分压单元1021、第一开关单元K1、第二开关单元K2、第三开关单元K3、第四开关单元K4、第五开关单元K5、第六开关单元K6、第七开关单元K7、第八开关单元K8、第九开关单元K9、第十开关单元K10、第十一开关单元K11、第十二开关单元K12、第十三开关单元K13、第十四开关单元K14、第十五开关单元K15、第十六开关单元K16、第十七开关单元K17、第十八开关单元K18、第十九开关单元K19、第二十开关单元K20、第二十一开关单元K21、第二十二开关单元K22、第二十三开关单元K23、第二十四开关单元K24、第二十五开关单元K25、第二十六开关单元K26、第二十七开关单元K27、第二十八开关单元K28、第二十九开关单元K29、第三十开关单元K30、第三十一开关单元K31。
[0030] 分压单元1021的输入端和输出端分别连接基准电源VCC和地，第一开关单元K1的第一输入端和第二输入端分别连接分压单元1021的第一分压端和第二分压端，第二开关单元K2的第一输入端和第二输入端分别连接分压单元1021的第三分压端和第四分压端，第三开关单元K3的第一输入端和第二输入端分别连接分压单元1021的第五分压端和第六分压端，第四开关单元K4的第一输入端和第二输入端分别连接分压单元1021的第七分压端和第八分压端，第五开关单元K5的第一输入端和第二输入端分别连接分压单元1021的第九分压端和第十分压端，第六开关单元K6的第一输入端和第二输入端分别连接分压单元1021的第十一分压端和第十二分压端，第七开关单元K7的第一输入端和第二输入端分别连接分压单元1021的第十三分压端和第十四分压端，第八开关单元K8的第一输入端和第二输入端分别连接分压单元1021的第十五分压端和第十六分压端，第一开关单元K1的第一受控端与第二开关单元K2的第一受控端、第三开关单元K3的第一受控端、第四开关单元K4的第一受控端、第五开关单元K5的第一受控端、第六开关单元K6的第一受控端、第七开关单元K7的第一受控端以及第八开关单元K8的第一受控端共接并连接数字逻辑控制模块101，第一开关单元K1的第二受控端与第二开关单元K2的第二受控端、第三开关单元K3的第二受控端、第四开关单元K4的第二受控端、第五开关单元K5的第二受控端、第六开关单元K6的第二受控端、第七开关单元K7的第二受控端以及第八开关单元K8的第二受控端共接并连接数字逻辑控制模块101，第九开关单元K9的第一输入端和第二输入端分别连接第一开关单元K1的输出端和第二开关单元K2的输出端，第十开关单元K10的第一输入端和第二输入端分别连接第三开关单元K3的输出端和第四开关单元K4的输出端，第十一开关单元K11的第一输入端和第二输入端分别连接第五开关单元K5的输出端和第六开关单元K6的输出端，第十二开关单元K12的第一输入端和第二输入端分别连接第七开关单元K7的输出端和第八开关单元K8的输出端，第九开关单元K9的第一受控端与第十开关单元K10的第一受控端、第十一开关单元K11的第一受控端以及第十二开关单元K12的第一受控端共接并连接数字逻辑控制模块101，第九开关单元K9的第二受控端与第十开关单元K10的第二受控端、第十一开关单元K11的第二受控端以及第十二开关单元K12的第二受控端共接并连接数字逻辑控制模块101，第十三开关单元K13的第一输入端和第二输入端分别连接第九开关单元K9的输出端和第十开关单元K10的输出端，第十四开关单元K14的第一输入端和第二输入端分别连接第十一开关单元K11的输出端和第十二开关单元K12的输出端，第十三开关单元K13的第一受控端和第十四开关单元K14的第一受控端共接并连接数字逻辑控制模块101，第十三开关单元K13的第二受控端和第十四开关单元K14的第二受控端共接并连接数字逻辑控制模块101，第十五开关单元K15的第一输入端和第二输入端分别连接第十三开关单元K13的输出端和第十四开关单元K14的输出端，第十五开关单元K15的第一受控端和第二受控端连接数字逻辑控制模块101，第十六开关单元K16的第一输入端和第二输入端分别连接第十五开关单元K15的输出端和第十七开关单元K17的输出端，第十六开关单元K16的第一受控端和第二受控端连接数字逻辑控制模块101，第十六开关单元K16的输出端作为基准电流供给模块102的电流输出端，第十七开关单元K17的第一输入端和第二输入端分别连接第十八开关单元K18的输出端和第十九开关单元K19的输出端，第十七开关单元K17的第一受控端和第二受控端连接数字逻辑控制模块101，第十八开关单元K18的第一输入端和第二输入端分别连接第二十开关单元K20的输出端和第二十一开关单元K21的输出端，第十九开关单元K19的第一输入端和第二输入端分别连接第二十二开关单元K22的输出端和第二十三开关单元K23的输出端，第十八开关单元K18的第一受控端和第十九开关单元K19的第一受控端共接并连接数字逻辑控制模块101，第二十开关单元K20的第一输入端和第二输入端分别连接第二十四开关单元K24的输出端和第二十五开关单元K25的输出端，第二十一开关单元K21的第一输入端和第二输入端分别连接第二十六开关单元K26的输出端和第二十七开关单元K27的输出端，第二十二开关单元K22的第一输入端和第二输入端分别连接第二十八开关单元K28的输出端和第二十九开关单元K29的输出端，第二十三开关单元K23的第一输入端和第二输入端分别连接第三十开关单元K30的输出端和第三十一开关单元K31的输出端，第二十开关单元K20的第一受控端与第二十一开关单元K21的第一受控端、第二十二开关单元K22的第一受控端以及第二十三开关单元K23的第一受控端共接并连接数字逻辑控制模块101，第二十开关单元K20的第二受控端与第二十一开关单元K21的第二受控端、第二十二开关单元K22的第二受控端以及第二十三开关单元K23的第二受控端共接并连接数字逻辑控制模块101，第二十四开关单元K24的第一输入端和第二输入端分别连接分压单元1021的第十七分压端和第十八分压端，第二十五开关单元K25的第一输入端和第二输入端分别连接分压单元1021的第十九分压端和第二十分压端，第二十六开关单元K26的第一输入端和第二输入端分别连接分压单元1021的第二十一分压端和第二十二分压端，第二十七开关单元K27的第一输入端和第二输入端分别连接分压单元1021的第二十三分压端和第二十四分压端，第二十八开关单元K28的第一输入端和第二输入端分别连接分压单元1021的第二十五分压端和第二十六分压端，第二十九开关单元K29的第一输入端和第二输入端分别连接分压单元1021的第二十七分压端和第二十八分压端，第三十开关单元K30的第一输入端和第二输入端分别连接分压单元1021的第二十九分压端和第三十分压端，第三十一开关单元K31的第一输入端和第二输入端分别连接分压单元1021的第三十一分压端和第三十二分压端，第二十四开关单元K24的第一受控端与第二十五开关单元K25的第一受控端、第二十六开关单元K26的第一受控端、第二十七开关单元K27的第一受控端、第二十八开关单元K28的第一受控端、第二十九开关单元K29的第一受控端、第三十开关单元K30的第一受控端以及第三十一开关单元K31的第一受控端共接并连接数字逻辑控制模块101，第二十四开关单元K24的第二受控端与第二十五开关单元K25的第二受控端、第二十六开关单元K26的第二受控端、第二十七开关单元K27的第二受控端、第二十八开关单元K28的第二受控端、第二十九开关单元K29的第二受控端、第三十开关单元K30的第二受控端以及第三十一开关单元K31的第二受控端共接并连接数字逻辑控制模块101，第一开关单元K1的接地端与第二开关单元K2的接地端、第三开关单元K3的接地端、第四开关单元K4的接地端、第五开关单元K5的接地端、第六开关单元K6的接地端、第七开关单元K7的接地端、第八开关单元K8的接地端、第九开关单元K9的接地端、第十开关单元K10的接地端、第十一开关单元K11的接地端、第十二开关单元K12的接地端、第十三开关单元K13的接地端、第十四开关单元K14的接地端、第十五开关单元K15的接地端、第十六开关单元K16的接地端、第十七开关单元K17的接地端、第十八开关单元K18的接地端、第十九开关单元K19的接地端、第二十开关单元K20的接地端、第二十一开关单元K21的接地端、第二十二开关单元K22的接地端、第二十三开关单元K23的接地端、第二十四开关单元K24的接地端、第二十五开关单元K25的接地端、第二十六开关单元K26的接地端、第二十七开关单元K27的接地端、第二十八开关单元K28的接地端、第二十九开关单元K29的接地端、第三十开关单元K30的接地端以及第三十一开关单元K31的接地端共接于地。
[0031] 其中，分压单元1021是由多个阻值相同的电阻串联连接而成的电阻串，且每两个电阻的共接点作为分压单元1021的分压端，即上述的第一分压端至第三十二分压端。
[0032] 第一开关单元K1、第二开关单元K2、第三开关单元K3、第四开关单元K4、第五开关单元K5、第六开关单元K6、第七开关单元K7、第八开关单元K8、第九开关单元K9、第十开关单元K10、第十一开关单元K11、第十二开关单元K12、第十三开关单元K13、第十四开关单元K14、第十五开关单元K15、第十六开关单元K16、第十七开关单元K17、第十八开关单元K18、第十九开关单元K19、第二十开关单元K20、第二十一开关单元K21、第二十二开关单元K22、第二十三开关单元K23、第二十四开关单元K24、第二十五开关单元K25、第二十六开关单元K26、第二十七开关单元K27、第二十八开关单元K28、第二十九开关单元K29、第三十开关单元K30以及第三十一开关单元K31均为内部结构相同的开关单元，该开关单元包括第一NMOS管N1和第二NMOS管N2，第一NMOS管N1的漏极作为开关单元的第一输入端，第一NMOS管N1的源极与第二NMOS管N2的漏极的共接点作为开关单元的输出端，第二NMOS管N2的源极作为开关单元的第二输入端，第一NMOS管N1的栅极和第二NMOS管N2的栅极分别作为开关单元的第一受控端和第二受控端，第一NMOS管N1的衬底与第二NMOS管N2的衬底的共接点作为开关单元的接地端。
[0033] 在上述基准电流供给模块102中，分压单元1021中的电阻串对基准电源VCC输出的直流电进行分压，并在分压单元1021的分压端产生分压直流电，每个开关单元中所包含的第一NMOS管N1和第二NMOS管N2根据数字逻辑控制模块101所发出的开关控制信号实现相应的通断操作(第一NMOS管N1与第二NMOS管N2不在同一时间导通)，并在导通时从分压单元1021的分压端获取分压直流电，最后在第十六开关单元K16的输出端(第一NMOS管N1的源极与第二NMOS管N2漏极的共接点)输出相应的基准电流，第十六开关单元K16的输出电压(即基准电流供给模块101的输出电压)的大小取决于分压单元1021中所有开关单元所包含的第一NMOS管N1和第二NMOS管N2的通断状态。
[0034] 假设基准电源VCC的电压为V0，则基准电流供给模块102的输出电压Vout与每个开关单元中的第一NMOS管N1和第二NMOS管N2的通断状态的对应关系如下表所示(同一个开关单元中的第一NMOS管N1和第二NMOS管N2分别有相反的电平进行控制)：
[0035]
[0036]
[0037] 如图2所示，第一开关单元K1中的第一NMOS管N1和第二NMOS管N2分别由B0和 控制，B0和 互为相反电平，即B0为高电平时， 为低电平，同理，第九开关单元K9中的第一NMOS管N1和第二NMOS管N2分别由B1和 控制，第十三开关单元K13中的第一NMOS管N1和第二NMOS管N2分别由B2和 控制，第十五开关单元K15中的第一NMOS管N1和第二NMOS管N2分别由B3和 控制，第十六开关单元K16中的第一NMOS管N1和第二NMOS管N2分别由B4和 控制，第十七开关单元K17中的第一NMOS管N1和第二NMOS管N2分别由B3和 控制，第十八开关单元K18中的第一NMOS管N1和第二NMOS管N2分别由B2和 控制，第二十开关单元K20中的第一NMOS管N1和第二NMOS管N2分别由B1和 控制，第二十四开关单元K24中的第一NMOS管N1和第二NMOS管N2分别由B0和 控制，其余的开关单元也是按照上述原理进行控制，因此不再赘述。
[0038] 作为本发明一实施例，如图3所示，第一电阻匹配模块103包括第一固定阻值模块1031和第一可变阻值模块1032。
[0039] 第一电阻匹配模块103的总阻值为第一固定阻值模块1031的总阻值与第一可变阻值模块1032的总阻值之和，第一固定阻值模块1031的总阻值是不可变的，在数字逻辑控制模块101对第一电阻匹配模块103的总阻值进行调整时，数字逻辑控制模块101是对第一可变阻值模块1032的总阻值进行调整。
[0040] 第一固定阻值模块1031包括第一电阻R1、第三十二NMOS管N32、第三十三NMOS管N33、第二电阻R2、第三十四NMOS管N34、第三电阻R3、第三十五NMOS管N35、第四电阻R4、第三十六NMOS管N36、第五电阻R5、第三十七NMOS管N37、第六电阻R6、第三十八NMOS管N38、第七电阻R7、第三十九NMOS管N39、第八电阻R8、第四十NMOS管N40、第九电阻R9、第四十一NMOS管N41、第十电阻R10、第四十二NMOS管N42、第十一电阻R11、第四十三NMOS管N43、第十二电阻R12、第四十四NMOS管N44、第十三电阻R13以及第四十五NMOS管N45。
[0041] 第一可变阻值模块1032包括第十五电阻R15、第四十六NMOS管N46、第四十七NMOS管N47、第四十八NMOS管N48、第四十九NMOS管N49、第十六电阻R16、第五十NMOS管N50、第五十一NMOS管N51、第十七电阻R17、第五十二NMOS管N52、第十八电阻R18、第五十三NMOS管N53、第十九电阻R19、第五十四NMOS管N54、第二十电阻R20、第五十五NMOS管N55、第二十一电阻R21、第五十六NMOS管N56、第二十二电阻R22、第五十七NMOS管N57、第二十三电阻R23、第五十八NMOS管N58、第二十四电阻R24以及第五十九NMOS管N59。
[0042] 第一电阻R1的第一端与第二电阻R2的第一端、第三电阻R3的第一端、第四电阻R4的第一端、第五电阻R5的第一端、第六电阻R6的第一端、第七电阻R7的第一端、第八电阻R8的第一端、第九电阻R9的第一端、第十电阻R10的第一端、第十一电阻R11的第一端、第十二电阻R12的第一端、第十三电阻R13的第一端、第十五电阻R15的第一端、第十六电阻R16的第一端、第十七电阻R17的第一端、第十八电阻R18的第一端、第十九电阻R19的第一端、第二十电阻R20的第一端、第二十一电阻R21的第一端、第二十二电阻R22的第一端、第二十三电阻R23的第一端以及第二十四电阻R24的第一端共接所形成的共接点作为第一电阻匹配模块103的基准电流接入端口，第一电阻R1的第二端连接第三十二NMOS管N32的漏极，第三十二NMOS管N32的源极连接第三十三NMOS管N33的漏极，第三十二NMOS管N32的栅极与第三十三NMOS管N33的栅极共接并接入第一控制电平，第二电阻R2的第二端连接第三十四NMOS管N34的漏极，第三十四NMOS管N34的栅极接入第一控制电平，第三电阻R3的第二端连接第三十五NMOS管N35的漏极，第三十五NMOS管N35的栅极接入第一控制电平，第四电阻R4的第二端连接第三十六NMOS管N36的漏极，第三十六NMOS管N36的栅极接入第一控制电平，第五电阻R5的第二端连接第三十七NMOS管N37的漏极，第三十七NMOS管N37的栅极接入第一控制电平，第六电阻R6的第二端连接第三十八NMOS管N38的漏极，第三十八NMOS管N38的栅极接入第一控制电平，第七电阻R7的第二端连接第三十九NMOS管N39的漏极，第三十九NMOS管N39的栅极接入第一控制电平，第八电阻R8的第二端连接第四十NMOS管N40的漏极，第四十NMOS管N40的栅极接入第一控制电平，第九电阻R9的第二端连接第四十一NMOS管N41的漏极，第四十一NMOS管N41的栅极接入第一控制电平，第十电阻R10的第二端连接第四十二NMOS管N42的漏极，第四十二NMOS管N42的栅极接入第一控制电平，第十一电阻R11的第二端连接第四十三NMOS管N43的漏极，第四十三NMOS管N43的栅极接入第一控制电平，第十二电阻R12的第二端连接第四十四NMOS管N44的漏极，第四十四NMOS管N44的栅极接入第一控制电平，第十三电阻R13的第二端连接第四十五NMOS管N45的漏极，第四十五NMOS管N45的栅极接入第一控制电平，第三十二NMOS管N32的衬底、第三十三NMOS管N33的衬底和源极、第三十四NMOS管N34的衬底和源极、第三十五NMOS管N35的衬底和源极、第三十六NMOS管N36的衬底和源极、第三十七NMOS管N37的衬底和源极、第三十八NMOS管N38的衬底和源极、第三十九NMOS管N39的衬底和源极、第四十NMOS管N40的衬底和源极、第四十一NMOS管N41的衬底和源极、第四十二NMOS管N42的衬底和源极、第四十三NMOS管N43的衬底和源极、第四十四NMOS管N44的衬底和源极、第四十五NMOS管N45的衬底和源极共接于地，第十五电阻R15的第二端连接第四十六NMOS管N46的漏极，第四十七NMOS管N47的漏极和源极分别连接第四十六NMOS管N46的源极和第四十八NMOS管N48的漏极，第四十八NMOS管N48的源极连接第四十九NMOS管N49的漏极，第四十六NMOS管N46的栅极与第四十七NMOS管N47的栅极、第四十八NMOS管N48的栅极以及第四十九NMOS管N49的栅极共接并连接数字逻辑控制模块101，第十六电阻R16的第二端连接第五十NMOS管N50的漏极，第五十NMOS管N50的源极连接第五十一NMOS管N51的漏极，第五十NMOS管N50的栅极与第五十一NMOS管N51的栅极共接并连接数字逻辑控制模块101，第十七电阻R17的第二端连接第五十二NMOS管N52的漏极，第五十二NMOS管N52的栅极连接数字逻辑控制模块101，第十八电阻R18的第二端连接第五十三NMOS管N53的漏极，第五十三NMOS管N53的栅极连接数字逻辑控制模块101，第十九电阻R19的第二端连接第五十四NMOS管N54的漏极，第二十电阻R20的第二端连接第五十五NMOS管N55的漏极，第五十四NMOS管N54第五十四NMOS管N53的栅极与第五十五NMOS管N55的栅极共接并连接数字逻辑控制模块
101，第二十一电阻R21的第二端连接第五十六NMOS管N56的漏极，第二十二电阻R22的第二端连接第五十七NMOS管N57的漏极，第二十三电阻R23的第二端连接第五十八NMOS管N58的漏极，第二十四电阻R24的第二端连接第五十九NMOS管N59的漏极，第五十六NMOS管N56的栅极与第五十七NMOS管N57的栅极、第五十八NMOS管N58的栅极以及第五十九NMOS管N59的栅极共接并连接数字逻辑控制模块101，第四十六NMOS管N46的衬底、第四十七NMOS管N47的衬底、第四十八NMOS管N48第四十八NMOS管N47的衬底、第四十九NMOS管N49的衬底和源极、第五十NMOS管N50的衬底、第五十一NMOS管N51的衬底和源极、第五十二NMOS管N52的衬底和源极、第五十三NMOS管N53的衬底和源极、第五十四NMOS管N54的衬底和源极、第五十五NMOS管N55的衬底和源极、第五十六NMOS管N56的衬底和源极、第五十七NMOS管N57的衬底和源极、第五十八NMOS管N58的衬底和源极、第五十九NMOS管N59的衬底和源极共接于地。
[0043] 其中，第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第十三电阻R13、第十八电阻R18、第十九电阻R19、第二十电阻R20、第二十一电阻R21、第二十二电阻R22、第二十三电阻R23以及第二十四电阻R24的阻值相同且为第一阻值Ω1，第一电阻R1与第十七电阻R17的阻值相同且为第二阻值Ω2，第十六电阻R16的阻值为第三阻值Ω3，第十五电阻R15的阻值为第四阻值Ω4，Ω2为Ω1的2倍，Ω3为Ω2的2倍，Ω4为Ω3的2倍，所以，Ω2＝2×Ω1，Ω3＝2×Ω2＝4×Ω1，Ω4＝2×Ω3＝8×Ω1。
[0044] 当数字逻辑控制模块101将第一电阻匹配模块103的总阻值设置成不为零的电阻值时，在上述的第一电阻匹配模块103中，数字逻辑控制模块101输出上述的第一控制电平控制第三十二NMOS管N32、第三十三NMOS管N33、第三十四NMOS管N34、第三十五NMOS管N35、第三十六NMOS管N36、第三十七NMOS管N37、第三十八NMOS管N38、第三十九NMOS管N39、第四十NMOS管N40、第四十一NMOS管N41、第四十二NMOS管N42、第四十三NMOS管N43、第四十四NMOS管N44以及第四十五NMOS管N45全部导通，则第一固定阻值模块1031的总阻值为相互并联的第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12以及第十三电阻R13并联所得到的阻值，第一固定阻值模块1031的总阻值作为一个基准电阻值，其偏大于芯片所需的标准电阻值。对于第一可变阻值模块1032，由于第四十六NMOS管N46、第四十七NMOS管N47、第四十八NMOS管N48及第四十九NMOS管N49是栅极共接，所以四者是同时导通或关断的，同理，第五十NMOS管N50和第五十一NMOS管N51也是同时导通或关断的，第五十四NMOS管N54和第五十五NMOS管N55也是同时导通或关断的，第五十六NMOS管N56、第五十七NMOS管N57、第五十八NMOS管N58以及第五十九NMOS管N59也是同时导通或关断的。
[0045] 在本发明另一实施例中，上述第一控制电平由电源直接供给以保证第三十二NMOS管N32、第三十三NMOS管N33、第三十四NMOS管N34、第三十五NMOS管N35、第三十六NMOS管N36、第三十七NMOS管N37、第三十八NMOS管N38、第三十九NMOS管N39、第四十NMOS管N40、第四十一NMOS管N41、第四十二NMOS管N42、第四十三NMOS管N43、第四十四NMOS管N44以及第四十五NMOS管N45全部导通，且芯片端口阻抗匹配校正电路还包括电阻接入开关电路，其连接于基准电流供给模块102与第一电阻匹配模块103之间，当数字逻辑控制模块101将第一电阻匹配模块103的总阻值设置为零时，数字逻辑控制模块101控制电阻接入开关电路断开基准电流供给模块102与第一电阻匹配模块103之间的连接；当数字逻辑控制模块101将第一电阻匹配模块103的总阻值设置成不为零的电阻值时，电阻接入开关电路由数字逻辑控制模块101控制而导通，从而可将基准电流供给模块102所输出的基准电流引入第一电阻匹配模块103。
[0046] 如果将第十五电阻R15作为第一电阻单元C，第十六电阻R16作为第二电阻单元D，第十七电阻R17作为第三电阻单元E，第十八电阻R18作为第四电阻单元F，第十九电阻R19和第二十电阻R20构成第五电阻单元G，第二十一电阻R21、第二十二电阻R22、第二十三电阻R23以及第二十四电阻R24构成第六电阻单元H，则第一电阻单元C的总阻值为Ω4＝8×Ω1，第二电阻单元D的总阻值为Ω3＝4×Ω1，第三电阻单元E的总阻值为Ω2＝2×Ω1，第四电阻单元F的总阻值为Ω1，第五电阻单元G的总阻值为 (第十九电阻R19和第二十电阻R20并联所得到的阻值)，第六电阻单元H的总阻值为 (第二十一电阻R21、第二十二电阻R22、第二十三电阻R23以及第二十四电阻R24并联所得到的阻值)，可知，从第一电阻单元C到第六电阻单元H，总阻值是以1/2的关系递减的，由此便可形成一个电阻扫描校正阵列，数字逻辑控制模块101按照从大到小的顺序调整第一可变阻值模块1032的总阻值，即先导通第一电阻单元C到第六电阻单元H中总阻值最大的电阻单元所连接的PMOS管，然后根据阻值比较模块105的比较反馈信号相应导通总阻值较小的电阻单元所连接的PMOS管，通过多次调整后使第一电阻匹配模块103的总阻值等于外部电阻REXT的阻值，从而实现阻抗匹配。上述数字逻辑控制模块101控制第一电阻单元C到第六电阻单元H所连接的PMOS管实现导通的顺序如下表所示(“0”表示关断，“1”表示导通，PMOS管的导通顺序是从下表第一行顺序控制执行至最后一行)：
[0047]
[0048]
[0049] 对于上表，如果在数字逻辑控制模块101按照某一行调整第一可变阻值模块1032的总阻值后，第一电阻匹配模块103所产生的第一内部电阻电压等于外部电阻REXT的电压，则表明第一电阻匹配模块103的总阻值等于外部电阻REXT的阻值，因此阻抗匹配完成，数字逻辑控制模块101根据该行继续维持相应的PMOS管导通即可。
[0050] 作为本发明一实施例，如图4所示，第二电阻匹配模块104包括第二固定阻值模块1041和第二可变阻值模块1042。
[0051] 第二电阻匹配模块104的总阻值为第二固定阻值模块1041的总阻值与第二可变阻值模块1042的总阻值之和，第二固定阻值模块1041的总阻值是不可变的，在数字逻辑控制模块101对第二电阻匹配模块104的总阻值进行调整时，数字逻辑控制模块101是对第二可变阻值模块1042的总阻值进行调整。
[0052] 第二固定阻值模块1041包括第三NMOS管N3、第四NMOS管N4、第二十五电阻R25、第二十六电阻R26、第二十七电阻R27、第二十八电阻R28、第二十九电阻R29、第三十电阻R30、第三十一电阻R31以及第三十二电阻R32。
[0053] 第二可变阻值模块1042包括第一反相器INV1、第一开关调节单元KS1、第二开关调节单元KS2、第三十三电阻R33、第三十四电阻R34、第三十五电阻R35、第三十六电阻R36、第二反相器INV2、第三开关调节单元KS3、第四开关调节单元KS4、第三十七电阻R37、第三十八电阻R38、第三反相器INV3、第五开关调节单元KS5、第六开关调节单元KS6、第三十九电阻R39、第四反相器INV4、第七开关调节单元KS7、第八开关调节单元KS8、第四十电阻R40、第四十一电阻R41、第五反相器INV5、第九开关调节单元KS9、第十开关调节单元KS10、第四十二电阻R42、第四十三电阻R43、第四十四电阻R44、第四十五电阻R45、第六反相器INV6、第十一开关调节单元KS11、第十二开关调节单元KS12、第四十六电阻R46、第四十七电阻R47、第四十八电阻R48、第四十九电阻R49、第五十电阻R50、第五十一电阻R51、第五十二电阻R52以及第五十三电阻R53。
[0054] 第三NMOS管N3的栅极和第四NMOS管N4的栅极接入第二控制电平，第二十五电阻R25的第一端与第二十六电阻R26的第一端、第二十七电阻R27的第一端、第二十八电阻R28的第一端、第二十九电阻R29的第一端、第三十电阻R30的第一端、第三十一电阻R31的第一端以及第三十二电阻R32的第一端共接所形成的共接点同时连接第三NMOS管N3的漏极和第四NMOS管N4的漏极，第一反相器INV1的输入端、第二反相器INV2的输入端、第三反相器INV3的输入端、第四反相器INV4的输入端、第五反相器INV5的输入端以及第六反相器INV6的输入端均连接数字逻辑控制模块101，第一开关调节单元KS1的受控端与第二开关调节单元KS2的受控端共接于第一反相器INV1的输出端，第一开关调节单元KS1的第一输入端和第二开关调节单元KS2的第一输入端分别连接第三NMOS管N3的栅极和第四NMOS管N4的栅极，第三十三电阻R33的第一端与第三十四电阻R34的第一端、第三十五电阻R35的第一端以及第三十六电阻R36的第一端的共接点同时与第一开关调节单元KS1的第二输入端和第二开关调节单元KS2的第二输入端连接；第三开关调节单元KS3的受控端与第四开关调节单元KS4的受控端共接于第二反相器INV2的输出端，第三开关调节单元KS3的第一输入端和第四开关调节单元KS4的第一输入端分别连接第三NMOS管N3的栅极和第四NMOS管N4的栅极，第三十七电阻R37的第一端与第三十八电阻R38的第一端的共接点同时与第三开关调节单元KS3的第二输入端和第四开关调节单元KS4的第二输入端连接；第五开关调节单元KS5的受控端与第六开关调节单元KS6的受控端共接于第三反相器INV3的输出端，第五开关调节单元KS5的第一输入端和第六开关调节单元KS6的第一输入端分别连接第三NMOS管N3的栅极和第四NMOS管N4的栅极，第三十九电阻R39的第一端同时与第五开关调节单元KS5的第二输入端和第六开关调节单元KS6的第二输入端连接；第七开关调节单元KS7的受控端与第八开关调节单元KS8的受控端共接于第四反相器INV4的输出端，第七开关调节单元KS7的第一输入端和第八开关调节单元KS8的第一输入端分别连接第三NMOS管N3的栅极和第四NMOS管N4的栅极，第四十电阻R40的第一端同时与第七开关调节单元KS7的第二输入端和第八开关调节单元KS8的第二输入端连接，第四十电阻R40的第二端连接第四十一电阻R41的第一端；第九开关调节单元KS9的受控端与第十开关调节单元KS10的受控端共接于第五反相器INV5的输出端，第九开关调节单元KS9的第一输入端和第十开关调节单元KS10的第一输入端分别连接第三NMOS管N3的栅极和第四NMOS管N4的栅极，第四十二电阻R42的第一端同时与第九开关调节单元KS9的第二输入端和第十开关调节单元KS10的第二输入端连接，第四十三电阻R43连接于第四十二电阻R42的第二端与第四十四电阻R44的第一端之间，第四十四电阻R44的第二端连接第四十五电阻R45的第一端；第十一开关调节单元KS11的受控端与第十二开关调节单元KS12的受控端共接于第六反相器INV6的输出端，第十一开关调节单元KS11的第一输入端和第十二开关调节单元KS12的第一输入端分别连接第三NMOS管N3的栅极和第四NMOS管N4的栅极，第四十六电阻R46的第一端同时与第十一开关调节单元KS11的第二输入端和第十二开关调节单元KS12的第二输入端连接，第四十七电阻R47连接于第四十六电阻R46的第二端与第四十八电阻R48的第一端之间，第四十八电阻R48的第二端连接第四十九电阻R49的第一端，第五十电阻R50连接于第四十九电阻R49的第二端与第五十一电阻R51的第一端之间，第五十二电阻R52连接于第五十一电阻R51的第二端与第五十三电阻R53的第一端之间；第二十五电阻R25的第二端与第二十六电阻R26的第二端、第二十七电阻R27的第二端、第二十八电阻R28的第二端、第二十九电阻R29的第二端、第三十电阻R30的第二端、第三十一电阻R31的第二端以及第三十二电阻R32的第二端共接所形成的共接点、第三十三电阻R33的第二端与第三十四电阻R34的第二端、第三十五电阻R35的第二端以及第三十六电阻R36的第二端的共接点、第三十七电阻R37的第二端与第三十八电阻R38的第二端的共接点、第三十九电阻R39的第二端、第四十一电阻R41的第二端、第四十五电阻R45的第二端以及第五十三电阻R53的第二端共接所形成的共接点作为第二电阻匹配模块104的基准电流接入端口；第三NMOS管N3的衬底和源极、第四NMOS管N4的衬底和源极、第一开关调节单元KS1的接地端、第二开关调节单元KS2的输出端、第三开关调节单元KS3的输出端、第四开关调节单元KS4的输出端、第五开关调节单元KS5的输出端、第六开关调节单元KS6的输出端、第七开关调节单元KS7的输出端、第八开关调节单元KS8的输出端、第九开关调节单元KS9的输出端、第十开关调节单元KS10的输出端、第十一开关调节单元KS11的输出端以及第十二开关调节单元KS12的输出端共接于地。
[0055] 其中，第二十五电阻R25、第二十六电阻R26、第二十七电阻R27、第二十八电阻R28、第二十九电阻R29、第三十电阻R30、第三十一电阻R31、第三十二电阻R32、第三十三电阻R33、第三十四电阻R34、第三十五电阻R35、第三十六电阻R36、第三十七电阻R37、第三十八电阻R38、第三十九电阻R39、第四十电阻R40、第四十一电阻R41、第四十二电阻R42、第四十三电阻R43、第四十四电阻R44、第四十五电阻R45、第四十六电阻R46、第四十七电阻R47、第四十八电阻R48、第四十九电阻R49、第五十电阻R50、第五十一电阻R51、第五十二电阻R52以及第五十三电阻R53的阻值相同，均为前述的第一阻值Ω1，则第二十五电阻R25、第二十六电阻R26、第二十七电阻R27、第二十八电阻R28、第二十九电阻R29、第三十电阻R30、第三十一电阻R31以及第三十二电阻R32并联所得到的阻值为 第三十三电阻R33、第三十四电阻R34、第三十五电阻R35以及第三十六电阻R36并联所得到的阻值为 第三十七电阻R37和第三十八电阻R38并联所得到的阻值为 第四十电阻R40和第四十一电阻R41串联所得到的阻值为2×Ω1，第四十二电阻R42、第四十三电阻R43、第四十四电阻R44及第四十五电阻R45串联所得到的阻值为4×Ω1，第四十六电阻R46、第四十七电阻R47、第四十八电阻R48、第四十九电阻R49、第五十电阻R50、第五十一电阻R51、第五十二电阻R52以及第五十三电阻R53串联所得到的阻值为8×Ω1。
[0056] 第一开关调节单元KS1与第二开关调节单元KS2为结构相同的开关调节单元，所述开关调节单元包括第三十PMOS管P30、第五十六NMOS管N56、第五十七NMOS管N57、第五十八NMOS管N58、第五十九NMOS管N59以及第六十NMOS管N60；第三十PMOS管P30的栅极与第五十六NMOS管N56的栅极的共接点作为开关调节单元的受控端，第三十PMOS管P30的漏极与衬底的共接点作为开关调节单元的第一输入端，第三十PMOS管P30的源极与第五十六NMOS管N56的漏极共接于第五十七NMOS管N57的栅极，第五十八NMOS管N58的栅极与第五十九NMOS管N59的栅极以及第六十NMOS管N60的栅极共接于第五十七NMOS管N57的栅极，第五十七NMOS管N57的漏极作为所述开关调节单元的第二输入端，第五十八NMOS管N58的漏极、第五十九NMOS管N59的漏极以及第六十NMOS管N60的漏极共接于第五十七NMOS管N57的漏极，第五十六NMOS管N56的源极与衬底、第五十七NMOS管N57的源极与衬底、第五十八NMOS管N58的源极与衬底、第五十九NMOS管N59的源极与衬底以及第六十NMOS管N60的源极与衬底共接所形成的共接点作为开关调节单元的输出端。
[0057] 第三开关调节单元KS3与第四开关调节单元KS4为结构相同的开关调节单元，所述开关调节单元包括第三十八PMOS管P38、第六十一NMOS管N61、第六十二NMOS管N62以及第六十三NMOS管N63；第三十八PMOS管P38的栅极与第六十一NMOS管N61的栅极的共接点作为开关调节单元的受控端，第三十八PMOS管P38的漏极与衬底的共接点作为开关调节单元的第一输入端，第三十八PMOS管P38的源极与第六十一NMOS管N61的漏极以及第六十三NMOS管N63的栅极共接于所述第六十二NMOS管N62的栅极，第六十二NMOS管N62的漏极与第六十三NMOS管N63的漏极的共接点作为所述开关调节单元的第二输入端，所述第六十一NMOS管N61的源极与衬底、所述第六十二NMOS管N62的源极与衬底以及第六十三NMOS管N63的源极与衬底共接所形成的共接点作为开关调节单元的输出端。
[0058] 第五开关调节单元KS5与第六开关调节单元KS6为结构相同的开关调节单元，该开关调节单元包括第三十九PMOS管P39、第六十四NMOS管N64及第六十五NMOS管N65；第三十九PMOS管P39的栅极与第六十四NMOS管N64的栅极的共接点作为开关调节单元的受控端，第三十九PMOS管P39的漏极作为开关调节单元的第一输入端，第三十九PMOS管P39的源极与第六十四NMOS管N64的漏极共接于第六十五NMOS管N65的栅极，第六十五NMOS管N65的漏极作为开关调节单元的第二输入端，第三十九PMOS管P39的衬底、第六十四NMOS管N64的衬底和源极以及第六十五NMOS管N65的衬底和源极共接所形成的共接点作为开关调节单元的输出端。
[0059] 第七开关调节单元KS7和第八开关调节单元KS8为结构相同的开关调节单元，该开关调节单元包括第三十一PMOS管P31、第七NMOS管N7、第八NMOS管N8以及第九NMOS管N9；第三十一PMOS管P31的栅极与第七NMOS管N7的栅极的共接点作为开关调节单元的受控端，第三十一PMOS管P31的漏极作为开关调节单元的第一输入端，第三十一PMOS管P31的源极与第七NMOS管N7的漏极的共接点连接第八NMOS管N8的栅极与第九NMOS管N9的栅极的共接点，第八NMOS管N8的漏极作为开关调节单元的第二输入端，第八NMOS管N8的源极连接第九NMOS管N9的漏极，第三十一PMOS管P31的衬底、第七NMOS管N7的衬底和源极、第八NMOS管N8的衬底以及第九NMOS管N9的衬底和源极共接所形成的共接点作为开关调节单元的输出端。
[0060] 第九开关调节单元KS9和第十开关调节单元KS10为结构相同的开关调节单元，该开关调节单元包括第三十二PMOS管P32、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13以及第十四NMOS管N14；第三十二PMOS管P32的漏极作为开关调节单元的第一输入端，第三十二PMOS管P32的源极与第十NMOS管N10的漏极的共接点连接第十一NMOS管N11的栅极与第十二NMOS管N12的栅极、第十三NMOS管N13的栅极以及第十四NMOS管N14的栅极的共接点，第十一NMOS管N11的漏极作为开关调节单元的第二输入端，第十二NMOS管N12的漏极和源极分别连接第十一NMOS管N11的源极和第十三NMOS管N13的漏极，第十三NMOS管N13的源极连接第十四NMOS管N14的漏极，第三十二PMOS管P32的衬底、第十NMOS管N10的衬底和源极、第十一NMOS管N11的衬底、第十二NMOS管N12的衬底、第十三NMOS管N13的衬底以及第十四NMOS管N14的衬底和源极共接所形成的共接点作为开关调节单元的输出端。
[0061] 第十一开关调节单元KS11和第十二开关调节单元KS12为结构相同的开关调节单元，该开关调节单元包括第三十三PMOS管P33、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22以及第二十三NMOS管N23；第三十三PMOS管P33的栅极与第十五NMOS管N15的栅极的共接点作为开关调节单元的受控端，第三十三PMOS管P33的漏极作为开关调节单元的第一输入端，第三十三PMOS管P33的源极连接第十五NMOS管N15的漏极，第三十三PMOS管P33的栅极与第十五NMOS管N15的栅极的共接点连接第十六NMOS管N16的栅极与第十七NMOS管N17的栅极、第十八NMOS管N18的栅极、第十九NMOS管N19的栅极、第二十NMOS管N20的栅极、第二十一NMOS管N21的栅极、第二十二NMOS管N22的栅极以及第二十三NMOS管N23的栅极共接所形成的共接点，第十六NMOS管N16的漏极作为开关调节单元的第二输入端，第十七NMOS管N17的漏极和源极分别连接第十六NMOS管N16的源极和第十八NMOS管N18的漏极，第十九NMOS管N19的漏极和源极分别连接第十八NMOS管N18的源极和第二十NMOS管N20的漏极，第二十一NMOS管N21的漏极和源极分别连接第二十NMOS管N20的源极和第二十二NMOS管N22的漏极，第二十二NMOS管N22的源极连接第二十三NMOS管N23的漏极，第三十三PMOS管P33的衬底、第十五NMOS管N15的衬底和源极、第十六NMOS管N16的衬底、第十七NMOS管N17的衬底、第十八NMOS管N18的衬底、第十九NMOS管N19的衬底、第二十NMOS管N20的衬底、第二十一NMOS管N21的衬底、第二十二NMOS管N22的衬底以及第二十三NMOS管N23的衬底和源极共接所形成的共接点作为开关调节单元的输出端。
[0062] 当数字逻辑控制模块101将第二电阻匹配模块104的总阻值设置成不为零的电阻值时，在上述的第二电阻匹配模块104中，数字逻辑控制模块101输出上述的第二控制电平以控制第三NMOS管N3和第四NMOS管N4导通，所以第二固定阻值模块1041的总阻值固定不变。
[0063] 而在本发明另一实施例中，上述第二控制电平由电源直接供给以保证第三NMOS管N3和第四NMOS管N4导通，从而使第二固定阻值模块1041的总阻值固定不变，并且芯片端口阻抗匹配校正电路还包括电阻阵列开关电路，其连接于基准电流供给模块102与第二电阻匹配模块104之间，当数字逻辑控制模块101将第二电阻匹配模块104的总阻值设置为零时，数字逻辑控制模块101控制电阻阵列开关电路断开基准电流供给模块102与第二电阻匹配模块104之间的连接；当数字逻辑控制模块101将第二电阻匹配模块104的总阻值设置成不为零的电阻值时，电阻阵列开关电路由数字逻辑控制模块101控制而导通，从而可将基准电流供给模块102所输出的基准电流引入第二电阻匹配模块104。
[0064] 对于第二可变阻值模块1042，如果将第四十六电阻R46、第四十七电阻R47、第四十八电阻R48、第四十九电阻R49、第五十电阻R50、第五十一电阻R51、第五十二电阻R52以及第五十三电阻R53作为第一可调电阻单元C1，将第四十二电阻R42、第四十三电阻R43、第四十四电阻R44及第四十五电阻R45作为第二可调电阻单元D1，将第四十电阻R40和第四十一电阻R41作为第三可调电阻单元E1，将第三十九电阻R39作为第四可调电阻单元F1，将第三十七电阻R37和第三十八电阻R38作为第五可调电阻单元G1，将第三十三电阻R33、第三十四电阻R34、第三十五电阻R35及第三十六电阻R36作为第六可调电阻单元H1，则从第一可调电阻单元C1至第六可调电阻单元H1，阻值是以1/2的关系递减的，由此也可形成一个电阻扫描校正阵列，其控制原理与前述数字逻辑控制模块101控制第一电阻匹配模块103的原理相同，因此不再赘述。
[0065] 另外，由于第一开关调节单元KS1和第二开关调节单元KS2结构相同并均由第一反相器INV1的输出信号控制，第三开关调节单元KS3和第四开关调节单元KS4结构相同并均由第二反相器INV2的输出信号控制，第五开关调节单元KS5和第六开关调节单元KS6结构相同并均由第三反相器INV3的输出信号控制，第七开关调节单元KS7和第八开关调节单元KS8结构相同并均由第四反相器INV4的输出信号控制，第九开关调节单元KS9和第十开关调节单元KS10结构相同并均由第五反相器INV5的输出信号控制，第十一开关调节单元KS11和第十二开关调节单元KS12结构相同并均由第六反相器INV6的输出信号控制，采用这样的对称结构有利于减小寄生参数，所示可以使电路性能更加稳定。
[0066] 作为本发明一实施例，如图5所示，阻值比较模块105包括：
[0067] 第二十四NMOS管N24、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第二十九NMOS管N29、第三十NMOS管N30、第三十一NMOS管N31、第三十四PMOS管P34、第三十五PMOS管P35、第三十六PMOS管P36、第三十七PMOS管P37、第五十四电阻R54、第五十五电阻R55、第五十六电阻R56、第五十七电阻R57、第五十八电阻R58、第五十九电阻R59、第一电容C1、第二电容C2、第三电容C3以及电平转换电路1051；
[0068] 第二十四NMOS管N24的栅极和第三十一NMOS管N31的栅极共接，并从数字逻辑控制模块101接收第一比较控制信号或第二比较控制信号，第二十四NMOS管N24的源极与第五十四电阻R54的第一端共接于第二十七NMOS管N27的栅极，第五十四电阻R54的第二端连接第二电容C2的第一端，第五十六电阻R56的第一端与第五十七电阻R57的第一端共接于第二十四NMOS管N24的漏极，第五十五电阻R55连接于第三十四PMOS管P34的源极与第五十六电阻R56的第二端之间，第五十七电阻R57的第二端、第二十五NMOS管N25的漏极和栅极、第二十八NMOS管N28的栅极以及第二十九NMOS管N29的栅极共接，第三十四PMOS管P34的漏极与第三十五PMOS管P35的漏极、第三十六PMOS管P36的漏极以及第三十七PMOS管P37的漏极共接于第三十NMOS管N30的漏极，第三十五PMOS管P35的源极和栅极共接于第三十六PMOS管P36的栅极，第二十六NMOS管N26的漏极连接第三十五PMOS管P35的源极，第二十七NMOS管N27的漏极与第三十七PMOS管P37的栅极共接于第三十六PMOS管P36的源极，第二十六NMOS管N26的源极与第二十七NMOS管N27的源极共接于第二十八NMOS管N28的漏极，第二电容C2的第二端与第二十五NMOS管N25的源极、第二十八NMOS管N28的源极以及第二十九NMOS管N29的源极共接于地，第三十七PMOS管P37的源极与第二十九NMOS管N29的漏极、第三十NMOS管N30的源极以及第三十一NMOS管N31的漏极共接于电平转换电路1051的输入端，电平转换电路1051的输出端连接数字逻辑控制模块101，第三十一NMOS管N31的源极与第二十六NMOS管N26的栅极共接于第五十八电阻R58的第一端，第五十八电阻R58的第二端连接第三电容C3的第一端，第三电容C3的第二端与第一电容C1的第一端共接于第五十九电阻R59的第一端，第一电容C1的第二端接地，第五十九电阻R59的第二端连接电阻接入开关模块200的电流输入端、第一电阻匹配模块103的基准电流接入端口以及第二电阻匹配模块104的基准电流接入端口。
[0069] 在上述阻值比较模块105中，假设基准电流供给模块102的输出电流为I，当第二十四NMOS管N24的栅极和第三十一NMOS管N31的栅极为高电平(即前述的第一比较控制信号)时，电阻接入开关模块200同时根据该高电平将外部电阻REXT接入芯片，第一电阻匹配模块103和第二电阻匹配模块104的总阻值均被数字逻辑控制模块101设置为零，所以此时第五十九电阻R59的第二端通过电阻接入开关模块200与外部电阻REXT连接，第五十九电阻R59的第二端的电压Vb1＝I×REXT(Vb1即为外部电阻REXT的电压)，第二十四NMOS管N24和第三十一NMOS管N31均导通，则电流经过第二十四NMOS管N24和第五十四电阻R54对第二电容C2进行充电，所以第二十六NMOS管N26的栅极电压Vin与第二十七NMOS管N27的栅极电压Vip均等于第二电容C2的电压VC2，即Vip＝Vin＝VC2，第三电容C3两端电压VC3＝Vin－Vb1＝VC2－Vb1。
[0070] 当第二十四NMOS管N24的栅极和第三十一NMOS管N31的栅极为低电平(即前述的第二比较控制信号)时，电阻接入开关模块200同时根据该低电平断开外部电阻REXT与芯片的连接，数字逻辑控制模块101将第一电阻匹配模块103或第二电阻匹配模块104的总阻值设置成不为零的电阻值，所以此时第五十九电阻R59的第二端通过与第一电阻匹配模块103或第二电阻匹配模块104连接，第五十九电阻R59的第二端的电压Vb2＝I×R(Vb2即为前述的第一内部电阻电压或第二内部电阻电压)，R为第一电阻匹配模块103或第二电阻匹配模块104的总阻值，此时第二十四NMOS管N24和第三十一NMOS管N31均关断，根据电荷守恒定律，第三电容C3两端的电压VC3＝VC2－Vb1，所以第三电容C3的上极板的电压为VC2－Vb1+Vb2，则所以第二十六NMOS管N26的栅极电压Vin＝VC2－Vb1+Vb2。
[0071] 综上所述，阻值比较模块105中的比较器(由第二十六NMOS管N26、第二十七NMOS管N27、第三十五PMOS管P35、第三十六PMOS管P36以及第三十七PMOS管P37构成)的输入端分别为第二十六NMOS管N26的栅极和第二十七NMOS管N27的栅极，所以比较器的两个输入端的电压分别为Vip和Vin，且Vip＝VC2，Vin＝VC2－Vb1+Vb2。
[0072] 如果Vip>Vin，则表明Vb1>Vb2，即第一电阻匹配模块103的总阻值或者第二电阻匹配模块104的总阻值小于外接电阻REXT的阻值，于是第三十七PMOS管P37的源极作为比较器的输出端输出高电平至电平转换电路1051。
[0073] 如果Vip
[0074] 电平转换电路1051对比较器的输出电平进行相应的电平转换处理后输出比较反馈信号至数字逻辑控制模块101，再由数字逻辑控制模块101根据该比较反馈信号对第一电阻匹配模块103的总阻值或者第二电阻匹配模块104的总阻值进行调节，使第一电阻匹配模块103的总阻值或者第二电阻匹配模块104的总阻值最终等于外部电阻REXT的阻值，从而达到阻抗匹配校正的目的。
[0075] 基于上述芯片端口阻抗匹配校正电路在芯片中的应用，本发明实施例还提供了一种芯片，其包括电阻接入开关模块200，电阻接入开关模块200连接外部电阻REXT，电阻接入开关模块200用于控制外部电阻REXT与芯片之间的连接关系；上述芯片还包括本发明实施例所提供的芯片端口阻抗匹配校正电路。
[0076] 本发明通过在芯片中采用包括数字逻辑控制模块、基准电流供给模块、第一电阻匹配模块、第二电阻匹配模块以及阻值比较模块的芯片端口阻抗匹配校正电路，通过数字逻辑控制模块调整第一电阻匹配模块或第二电阻匹配模块的总阻值，并控制阻值比较模块交替获取外部电阻的电压和第一电阻匹配模块的电压(即第一内部电阻电压)或第二电阻匹配模块的电压(即第二内部电阻电压)，由阻值比较模块对外部电阻的电压与第一内部电阻电压或第二内部电阻电压进行比较，并根据比较结果输出比较反馈信号至数字逻辑控制模块，再由数字逻辑控制模块根据比较反馈信号判断第一电阻匹配模块或第二电阻匹配模块的总阻值是否与外部电阻的阻值相同，是，则表明阻抗匹配完成，否，则数字逻辑控制模块继续调整第一电阻匹配模块或第二电阻匹配模块的总阻值以达到完成阻抗匹配的目的，从而解决了解决现有技术所存在的因芯片内部匹配电阻的阻抗与阻抗仿真值之间的偏差大而加大线上信号反射并降低物理线路的通信质量的问题。
[0077] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
