本发明提供一种低压差电压调节器，其包括功率管、误差放大器、运算放大器、控制晶体管和输出端VO。功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第一输入端与功率管的漏极相连，误差放大器的第二输入端与第一参考电压相连；运算放大器的第一输入端与输出端VO相连，第二输入端与第二参考电压相连，其输出端与控制晶体管的控制端相连，控制晶体管的一个连接端与功率管的漏极相连，控制晶体管的另一个连接端与接地端相连。与现有技术相比，本发明增加有第二反馈环路，当功率管的漏电较大时，由第二反馈环路调整输出电压并抵消功率管的漏电，这样可以减小低压差电压调节器的静态电流。
1.一种低压差电压调节器，其特征在于，其包括功率管、误差放大器、运算放大器、控制晶体管和输出端VO，
所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第一输入端与所述功率管的漏极相连，误差放大器的第二输入端与第一参考电压相连；
所述运算放大器的第一输入端与所述输出端VO相连，第二输入端与第二参考电压相连，其输出端与所述控制晶体管的控制端相连，所述控制晶体管的一个连接端与功率管的漏极相连，所述控制晶体管的另一个连接端与接地端相连，当所述功率管的漏电小于输入端的负载电流时，输出端的电压由功率管、误差放大器形成的第一反馈环路决定，输出端的电压被调整等于第一参考电压；当所述功率管的漏电大于输出端的负载电流时，输出端的电压由运算放大器和控制晶体管形成的第二反馈环路决定，输出端的电压将被调整等于第二参考电压，稳定时，功率管的漏电被控制晶体管的电流抵消，第二参考电压被设置为大于或等于VR+Ve1+Ve2，其中，VR为第一参考电压VR的电压值，Ve1为误差放大器等效输入失配电压的最大值，Ve2为运算放大器的等效输入失配电压的最大值；且第二参考电压被设置为小于以输出端VO为供电电源的被供电电路的最高耐受电压值。
2.根据权利要求1所述的低压差电压调节器，其特征在于，
所述功率管为PMOS晶体管MP5，所述误差放大器的第一输入端为正相输入端，其第二输入端为负相输入端。
3.根据权利要求2所述的低压差电压调节器，其特征在于，
所述控制晶体管为NMOS晶体管MN1，所述控制晶体管的一个连接端为漏极，另一个连接端为源极，其控制端为栅极；或者，所述控制晶体管为NPN晶体管，所述控制晶体管的一个连接端为集电极，另一个连接端为射极，其控制端为基极，所述运算放大器的第一输入端为正相输入端，其第二输入端为负相输入端。
4.根据权利要求2所述的低压差电压调节器，其特征在于，
所述控制晶体管为PMOS晶体管MP1，所述控制晶体管的一个连接端为源极，另一个连接端为漏极，其控制端为栅极；或者所述控制晶体管为PNP晶体管，所述晶体管的一个连接端为射极，另一个连接端为集电极，其控制端为基极，所述运算放大器的第一输入端为负相输入端，其第二输入端为正相输入端。
5.一种低压差电压调节器，其特征在于，其包括功率管、误差放大器、运算放大器、控制晶体管和输出端VO，
所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第一输入端与所述功率管的漏极相连，误差放大器的第二输入端与第一参考电压相连；
所述运算放大器的第一输入端与所述输出端VO相连，第二输入端与第二参考电压相连，其输出端与所述控制晶体管的控制端相连，所述控制晶体管的一个连接端与功率管的漏极相连，所述控制晶体管的另一个连接端与接地端相连，其特征在于，其还包括连接于所述功率管的漏极和接地端之间的反馈电压采样电路，所述反馈电压采样电路的输出端与所述误差放大器的第一输入端相连，所述反馈电压采样电路用于采样所述输出端VO的电压并通过其输出端输出采样电压，所述反馈电压采样电路包括串联于所述功率管的漏极和接地端之间的电阻R2和电阻R1，电阻R2和电阻R1之间的连接节点为所述反馈电压采样电路的输出端，当功率管的漏电小于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压调整等于VR·(R1+R2)/R1，其中，VR为第一参考电压VR的电压值，R1为电阻R1的电阻值，R2为电阻R2的电阻值；
当功率管的漏电大于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压调整等于VR2，VR2为第二参考电压VR2的电压值，第二参考电压被设置为大于VR·(R1+R2)/R2+Ve1·(R1+R2)/R1+Ve2，其中，VR为第一参考电压VR的电压值，Ve1为误差放大器等效输入失配电压的最大值，Ve2为运算放大器的等效输入失配电压的最大值；且第二参考电压被设置为小于以输出端VO为供电电源的被供电电路的最高耐受电压值。
6.根据权利要求5所述的低压差电压调节器，其特征在于，
当功率管的漏电小于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，所述输出端VO的电压由功率管、误差放大器、反馈电压采样电路构成的第一反馈环路决定；
当功率管的漏电大于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压由运算放大器、控制晶体管构成的第二反馈环路决定，稳定时，功率管的漏电被控制晶体管的电流抵消。
7.一种低压差电压调节器，其特征在于，其包括功率管MP5、PMOS晶体管MP1，电流源I1、I2和I3，PMOS晶体管MPe1、MPe2、MPe3、MPe4、MPe5和MPe6，NMOS晶体管MNe1、MNe2、MNe3、MNe4和MNe5，电容Cc，功率管MP5的源极与电源端相连，其漏极与输出端VO相连；PMOS晶体管MP1的源极与输出端VO相连，其漏极与接地端相连，所述PMOS晶体管MPe3、MPe4、MPe5和MPe6的源极均与所述电源端相连；PMOS晶体管MPe3的栅极与其漏极相连，PMOS晶体管MPe4和MPe5的栅极均与所述PMOS晶体管MPe3的栅极相连，PMOS晶体管MPe5的漏极与所述PMOS晶体管MP1的栅极相连；PMOS晶体管MPe6的栅极与PMOS晶体管MPe4的漏极相连，PMOS晶体管MPe6的漏极与功率管MP5的栅极相连，所述电流源I1的正极与电源端相连，其负极与所述PMOS晶体管MPe1的源极和MPe2的源极之间的连接节点相连；所述电流源I2的正极与PMOS晶体管MPe6的漏极相连，其负极与接地端相连；所述电流源I3的正极与PMOS晶体管MPe5的漏极相连，其负极与接地端相连；电容Cc连接于所述PMOS晶体管MPe4的漏极和输出端VO之间；PMOS晶体管MPe1的栅极与输出端VO相连，PMOS晶体管MPe2的栅极与第一参考电压相连，NMOS晶体管MNe1、MNe2、MNe3、MNe4和MNe5的源极均与接地端相连；NMOS晶体管MNe2的漏极与PMOS晶体管MPe3的漏极相连，NMOS晶体管MNe2的栅极与NMOS晶体管MNe1的栅极相连；NMOS晶体管MNe1的栅极与其漏极相连，NMOS晶体管MNe1的漏极与PMOS晶体管MPe1的漏极相连；NMOS晶体管MNe3的栅极与其漏极相连，NMOS晶体管MNe3的漏极与PMOS晶体管MPe2的漏极相连；NMOS晶体管MNe4的漏极与PMOS晶体管MPe4的漏极相连，NMOS晶体管MNe4的栅极与NMOS晶体管MNe3的栅极相连；NMOS晶体管MNe5的漏极与PMOS晶体管MPe5的漏极相连，NMOS晶体管MNe5的栅极与NMOS晶体管MNe3的栅极相连，其中，PMOS晶体管MPe1、MPe2、MPe3、MPe4和MPe6，NMOS晶体管MNe1、MNe2、MNe3和MNe4，电流源I1和I2构成误差放大器；PMOS晶体管MPe1、MPe2、MPe3和MPe5，NMOS晶体管MNe1、MNe2、MNe3和MNe5，电流源I3构成运算放大器。
低压差电压调节器
【技术领域】
[0001] 本发明涉及电路设计技术领域，特别涉及一种超低功耗的低压差电压调节器。【背景技术】
[0002] 请参考图1所示，其为传统的一种低压差电压调节器的电路示意图。该低压差电压调节器包括误差放大器EA，输出功率PMOS管MP5，分压电阻R1和R2，输出电容C1。随着电子技术的发展，低功耗越来越被青睐，例如，蓝牙4.0或物联网系统中，需要电路的待机功耗越来越低，待机功耗越低意味着电池的续航时间越长，近年来低压差电压调节器的待机功耗朝着1微安以下的趋势发展。为了进一步减小待机功耗，一方面需要减小误差放大器EA的静态电流消耗，同时需要减小电阻R1和R2上消耗的电流，但减小电阻R1和R2的功耗受制于功率管MP5的漏电，其原因在于，如果电阻R1和电阻R2的电流消耗被减小至小于功率管MP5的漏电，将导致当输出端VO的负载接近空载时(例如，负载进入待机状态时，可能负载电流减小到接近零)，输出电压VO偏高，可能将负载电路击坏。
[0003] 误差放大器EA最大调节能力是将功率管MP5的栅极调整到等于输入电压VIN(即功率管MP5的源极电压)，但由于亚阈值漏电导致此时功率管MP5仍存在较大漏电。功率管MP5的漏电随着工艺偏差会变化，也会随着温度的变化而变化。一般工艺在快速工艺角(fast corner)且最大工作温度时漏电最大，例如，对某一工艺来说，其在快速工艺角且最大工作温度时功率管MP5的漏电为100nA(纳安)，则分压电阻R1和R2形成的电流要大于100nA，由于电阻R1和R2一般集成到电压调节器中，其产生偏差可能达到+/-40％。为了保证在最差情况下+40％偏差时，其电流消耗仍然大于100nA，则典型情况电阻R1和R2消耗的电流应设计为100nA(1+40％)＝140nA,这样，在上述例子中，电阻R1和R2的典型电流消耗只能被设计为
140nA或更大。
[0004] 因此，有必要提供一种改进的技术方案来解决上述问题。【发明内容】
[0005] 本发明的目的在于提供一种低压差电压调节器，其可以减小低压差电压调节器的静态电流，从而进一步降低低压差电压调节器的待机功耗。
[0006] 为了解决上述问题，本发明提供一种低压差电压调节器，其包括功率管、误差放大器、运算放大器、控制晶体管和输出端VO。所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第一输入端与所述功率管的漏极相连，误差放大器的第二输入端与第一参考电压相连；所述运算放大器的第一输入端与所述输出端VO相连，第二输入端与第二参考电压相连，其输出端与所述控制晶体管的控制端相连，所述控制晶体管的一个连接端与功率管的漏极相连，所述控制晶体管的另一个连接端与接地端相连。
[0007] 进一步的，所述功率管为PMOS晶体管MP5，所述误差放大器的第一输入端为正相输入端，其第二输入端为负相输入端。
[0008] 进一步的，所述控制晶体管为NMOS晶体管MN1，所述控制晶体管的一个连接端为漏极，另一个连接端为源极，其控制端为栅极；或者，所述控制晶体管为NPN晶体管，所述控制晶体管的一个连接端为集电极，另一个连接端为射极，其控制端为基极。所述运算放大器的第一输入端为正相输入端，其第二输入端为负相输入端。
[0009] 进一步的，所述控制晶体管为PMOS晶体管MP1，所述控制晶体管的一个连接端为源极，另一个连接端为漏极，其控制端为栅极；或者所述控制晶体管为PNP晶体管，所述晶体管的一个连接端为射极，另一个连接端为集电极，其控制端为基极。所述运算放大器的第一输入端为负相输入端，其第二输入端为正相输入端。
[0010] 进一步的，当功率管的漏电小于输出端的负载电流时，输出端的电压由功率管和误差放大器构成的第一反馈环路决定；当功率管的漏电大于输出端的负载电流时，输出端的电压由运算放大器、控制晶体管形成的第二反馈环路决定，稳定时功率管的漏电被控制晶体管的电流抵消。第二参考电压被设置为大于或等于VR+Ve1+Ve2，其中，VR为第一参考电压VR的电压值，Ve1为误差放大器等效输入失配电压的最大值，Ve2为运算放大器的等效输入失配电压的最大值；且第二参考电压被设置为小于以输出端VO为供电电源的被供电电路的最高耐受电压值。
[0011] 进一步的，所述低压差电压调节器还包括连接于所述功率管的漏极和接地端之间的反馈电压采样电路，所述反馈电压采样电路的输出端与所述误差放大器的第一输入端相连，所述反馈电压采样电路用于采样所述输出端VO的电压并通过其输出端输出采样电压。
[0012] 进一步的，当功率管的漏电小于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，所述输出端VO的电压由功率管、误差放大器、反馈电压采样电路构成的第一反馈环路决定；当功率管的漏电大于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压由运算放大器、控制晶体管构成的第二反馈环路决定，稳定时，功率管的漏电被控制晶体管的电流抵消。
[0013] 进一步的，所述反馈电压采样电路包括串联于所述功率管的漏极和接地端之间的电阻R2和电阻R1，电阻R2和电阻R1之间的连接节点为所述反馈电压采样电路的输出端。当功率管的漏电小于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压调整等于VR.(R1+R2)/R1，其中，VR为第一参考电压VR的电压值，R1为电阻R1的电阻值，R2为电阻R2的电阻值；当功率管的漏电大于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压调整等于VR2，VR2为第二参考电压VR2的电压值。
[0014] 进一步的，第二参考电压被设置为大于VR.(R1+R2)/R2+Ve1.(R1+R2)/R1+Ve2，其中，VR为第一参考电压VR的电压值，Ve1为误差放大器等效输入失配电压的最大值，Ve2为运算放大器的等效输入失配电压的最大值；且第二参考电压被设置为小于以输出端VO为供电电源的被供电电路的最高耐受电压值。
[0015] 为了解决上述问题，本发明提供另一种低压差电压调节器，其包括功率管MP5、PMOS晶体管MP1，电流源I1、I2和I3，PMOS晶体管MPe1、MPe2、MPe3、MPe4、MPe5和MPe6，NMOS晶体管MNe1、MNe2、MNe3、MNe4和MNe5，电容Cc。功率管MP5的源极与电源端相连，其漏极与输出端VO相连；PMOS晶体管MP1的源极与输出端VO相连，其漏极与接地端相连，所述PMOS晶体管MPe3、MPe4、MPe5和MPe6的源极均与所述电源端相连；PMOS晶体管MPe3的栅极与其漏极相连，PMOS晶体管MPe4和MPe5的栅极均与所述PMOS晶体管MPe3的栅极相连，PMOS晶体管MPe5的漏极与所述PMOS晶体管MP1的栅极相连；PMOS晶体管MPe6的栅极与PMOS晶体管MPe4的漏极相连，其漏极与功率管MP5的栅极相连。所述电流源I1的正极与电源端相连，其负极与所述PMOS晶体管MPe1的源极和MPe2的源极之间的连接节点相连；所述电流源I2的正极与PMOS晶体管MPe6的漏极相连，其负极与接地端相连；所述电流源I3的正极与PMOS晶体管MPe5的漏极相连，其负极与接地端相连；电容Cc连接于所述PMOS晶体管MPe4的漏极和输出端VO之间；PMOS晶体管MPe1的栅极与输出端VO相连，PMOS晶体管MPe2的栅极与第一参考电压相连。NMOS晶体管MNe1、MNe2、MNe3、MNe4和MNe5的源极均与接地端相连；NMOS晶体管MNe2的漏极与PMOS晶体管MPe3的漏极相连，其栅极与NMOS晶体管MNe1的栅极相连；NMOS晶体管MNe1的栅极与其漏极相连，NMOS晶体管MNe1的漏极与PMOS晶体管MPe1的漏极相连；NMOS晶体管MNe3的栅极与其漏极相连，NMOS晶体管MNe3的漏极与PMOS晶体管MPe2的漏极相连；NMOS晶体管MNe4的漏极与PMOS晶体管MPe4的漏极相连，其栅极与NMOS晶体管MNe3的栅极相连；
NMOS晶体管MNe5的漏极与PMOS晶体管MPe5的漏极相连，其栅极与NMOS晶体管MNe3的栅极相连，其中，PMOS晶体管MPe1、MPe2、MPe3、MPe4和MPe6，NMOS晶体管MNe1、MNe2、MNe3和MNe4，电流源I1和I2构成误差放大器；PMOS晶体管MPe1、MPe2、MPe3和MPe5，NMOS晶体管MNe1、MNe2、MNe3和MNe5，电流源I3构成运算放大器。
[0016] 与现有技术相比，本发明在低压差电压调节器的功率管和输出端之间增加有第二反馈环路，当功率管的漏电较大时，由第二反馈环路调整输出电压并抵消功率管的漏电，这样可以减小低压差电压调节器的静态电流，从而进一步降低低压差电压调节器的待机功耗。【附图说明】
[0017] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
[0018] 图1为传统的一种低压差电压调节器的电路示意图；
[0019] 图2为本发明在第一个实施例中的低压差电压调节器的电路示意图；
[0020] 图3为本发明在第二个实施例中的低压差电压调节器的电路示意图；
[0021] 图4为本发明在第三个实施例中的低压差电压调节器的电路示意图；
[0022] 图5为本发明在第四个实施例中的低压差电压调节器的电路示意图。【具体实施方式】
[0023] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
[0024] 此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
[0025] 本发明中的低压差电压调节器在功率管和输出端之间增加有第二反馈环路，当功率管的漏电较大时，由第二反馈环路调整输出电压并抵消功率管的漏电，这样可以减小低压差电压调节器的静态电流，从而进一步降低低压差电压调节器的待机功耗。
[0026] 请参考图2所示，其为本发明在第一个实施例中的低压差电压调节器的电路示意图。图2中的低压差电压调节器与图1的区别在于：在功率管MP5和输出端VO之间增加了运算放大器OP和控制晶体管220。
[0027] 图2所示的低压差电压调节器包括功率管MP5、误差放大器EA、反馈电压采样电路210、运算放大器OP、控制晶体管220和输出端VO。所述功率管MP5的源极与电源端VIN相连，其栅极与误差放大器EA的输出端相连，误差放大器EA的第二输入端与第一参考电压VR相连；所述反馈电压采样电路210的输入端与所述功率管MP5的漏极相连，其输出端与所述误差放大器EA的第一输入端相连，所述反馈电压采样电路210用于采样所述输出端VO的电压并输出反馈电压FB；所述运算放大器OP的第一输入端与所述输出端VO相连，第二输入端与第二参考电压VR2相连，其输出端与所述控制晶体管220的控制端相连，所述控制晶体管220的一个连接端与功率管MP5的漏极相连，所述晶体管210的另一个连接端与接地端GND相连。
[0028] 在图2所示的实施例中，所述功率管MP5为PMOS晶体管；所述误差放大器EA的第一输入端为正相输入端，其第二输入端为负相输入端；所述控制晶体管220为NMOS晶体管MN1，所述控制晶体管220的一个连接端为漏极，另一个连接端为源极，控制端为栅极；所述反馈电压采样电路210包括串联于所述功率管MP5的漏极和接地端GND之间的电阻R2和电阻R1,电阻R2和电阻R1之间的连接节点为所述反馈电压采样电路210的输出端。在另一个实施例中，图2中的NMOS晶体管MN1也可替换为NPN晶体管，该NPN晶体管的一个连接端为集电极，另一个连接端为射极，其控制端为基极。
[0029] 为了便于理解本发明，以下具体介绍图2所示的低压差电压调节器的工作原理。
[0030] 当所述功率管MP5的漏电小于所述反馈电压采样电路210的电流(即电阻R1和R2上的电流)和输出端VO的负载电流之和时，输出端VO的电压由功率管MP5、误差放大器EA、反馈电压采样电路210构成的第一反馈环路决定，输出端电压VO被调整等于VR.(R1+R2)/R1，其中，VR为第一参考电压VR的电压值，R1为电阻R1的电阻值，R2为电阻R2的电阻值；当所述功率管MP5的漏电大于所述反馈电压采样电路210的电流(即电阻R1和R2上的电流)和输出端VO的负载电流之和时，输出端VO的电压由运算放大器OP和NMOS晶体管MN1构成的第二反馈环路决定，输出端VO的电压将被调整等于第二参考电压VR2，稳定时，功率管MP5的漏电被NMOS晶体管MN1的电流抵消。
[0031] 一般，第二参考电压VR2被设计为稍高于VR.(R1+R2)/R1，两者的差异一般要大于误差放大器EA失配引起的输出电压VO的错误电压和运算放大器OP失配引起的输出电压VO的错误电压之和。例如，如果误差放大器EA等效输入失配电压的最大值为Ve1，则其在输出电压VO上产生的最大错误电压为Ve1.(R1+R2)/R1；如果运算放大器OP的等效输入失配电压的最大值为Ve2，则其在输出电压VO上产生的最大错误电压为Ve2，则第二参考电压VR2应该被设置为大于或等于VR.(R1+R2)/R1+Ve1.(R1+R2)/R1+Ve2，这样，可以避免第一反馈环路和第二反馈环路出现冲突的情况。为了避免输出电压VO偏高击坏被供电电路(或负载电路)的情况，第二参考电压VR2的电压不宜设计太高，应低于后电路(以输出端VO为供电电源的被供电电路)的最高耐受电压值。在一个实施例中，图2在输出端VO和接地端GND之间还连接有如图1中的输出电容C1。
[0032] 综上可知，由于图2所示的低压差电压调节器可实现，当功率管MP5的漏电小于所述反馈电压采样电路210的电流和输入端VO的负载电流之和时，由第一反馈环路决定输出端VO的电压；当功率管MP5的漏电大于所述反馈电压采样电路210的电流和输入端VO的负载电流之和时，由第二反馈环路决定输出端VO的电压，且功率管MP5的漏电会被NMOS晶体管MN1的电流抵消。因此，图2中的电阻R1和R2上的电流可以被设置为小于功率管MP5的漏电流(比如，电阻R1和电阻R2上的电流可以被设计小于50na)，减小电阻R1和R2的功耗。值得注意的是，在图2所示的低压差电压调节器中，误差放大器EA的静态电流和运算放大器OP的静态电流可以被设计小至10nA或1nA量级。这样，本发明就可以进一步减小低压差电压调节器的静态电流，例如，可构建总静态电流小于100nA甚至小于10nA的低压差电压调节器。
[0033] 由于本发明通过增加运算放大器OP和NMOS晶体管MN1后，可以不依赖功率管MP5的漏电来设计电阻R1和R2，因此，也可以完全去掉电阻R1和R2的设计。请参考图3所示，其为本发明在第二个实施例中的低压差电压调节器的电路示意图。图3与图2的区别在于，其省掉了电阻R1和R2的设计，这样可以进一步减小静态电流消耗，同时也节省了电阻R1和R2占用的芯片面积。
[0034] 在图3所示的实施例中，当所述功率管MP5的漏电小于输入端VO的负载电流时，输出端VO的电压由功率管MP5、误差放大器EA形成的第一反馈环路决定，输出端VO的电压被调整等于第一参考电压VR；当所述功率管MP5的漏电大于输出端VO的负载电流时，输出端VO的电压由运算放大器OP和NMOS晶体管MN1形成的第二反馈环路决定，输出端VO的电压将被调整等于第二参考电压VR2，稳定时，功率管MP5的漏电被NMOS晶体管MN1的电流抵消。
[0035] 图3中，第二参考电压VR2被设计为稍高于VR，两者的差异一般要大于误差放大器EA失配引起的输出电压VO的错误电压和运算放大器OP失配引起的输出电压VO的错误电压之和。例如，如果误差放大器EA等效输入失配电压的最大值为Ve1，则其在输出电压VO上产生的最大错误电压为Ve1；如果运算放大器OP的等效输入失配电压的最大值为Ve2，则其在输出电压VO上产生的最大错误电压为Ve2，则第二参考电压VR2应该被设置为大于或等于VR+Ve1+Ve2，这样，可以避免第一反馈环路和第二反馈环路出现冲突的情况。为了避免输出电压VO偏高击坏被供电电路的情况，第二参考电压VR2的电压不宜设计太高，应低于后电路(以输出端VO为供电电源的被供电电路)的最高耐受电压值。在一个实施例中，图3在输出端VO和接地端GND之间还连接有输出电容C1(未图示)。
[0036] 请参考图4所示，其为本发明在第三个实施例中的低压差电压调节器的电路示意图。其与图3的区别在于，用PMOS晶体管MP1替换了图3中的NMOS晶体管MN1，且将运算放大器OP的正相输入端和负相输入端反接(即运算放大器OP的第一输入端为负相输入端，该负相输入端与第二参考电压VR2相连；运算放大器OP的第二输入端为正相输入端，该正相输入端与所述输出端VO相连)，这是由于要满足负反馈的原理。对于图3，当输出端VO的电压高于第二参考电压VR2时，运算放大器OP将增大其输出电压(即NMOS晶体管MN1的栅极电压)，导致NMOS晶体管MN1的电流增加，将输出端VO的电压下拉；当输出端VO的电压低于第二参考电压VR2时，运算放大器OP将减小其输出电压(即NMOS晶体管MN1的栅极电压)，导致NMOS晶体管MN1的电流减小，将输出端VO的电压上升。对于图4，当输出端VO的电压高于第二参考电压VR2时，运算放大器OP将减小其输出电压(即PMOS晶体管MP1的栅极电压)，导致PMOS晶体管MP1的电流增加，将输出端VO的电压下拉；当输出端VO的电压低于第二参考电压VR2时，运算放大器OP将增大其输出电压(即PMOS晶体管MP1的栅极电压)，导致PMOS晶体管MP1的电流减小，则输出端VO的电压上升。负反馈的结果稳定时，输出端VO的电压等于第二参考电压VR2。在一个实施例中，图4在输出端VO和接地端GND之间还连接有输出电容C1。在另一个实施例中，图4中的PMOS晶体管MP1也可替换为PNP晶体管，该PNP晶体管的一个连接端为射极，另一个连接端为集电极，其控制端为基极。
[0037] 请参考图5所示，其为本发明在第四个实施例中的低压差电压调节器的电路示意图。其与图4的区别在于，图5中的误差放大器EA和运算放大器OP采用部分共用的实现方式，这样可以节省芯片面积，且使误差放大器EA和运算放大器OP的输入失配电压的影响更小。
[0038] 图5所示的低压差电压调节器包括功率管MP5，PMOS晶体管MP1，电容Cc，电流源I1、I2和I3，PMOS晶体管MPe1、MPe2、MPe3、MPe4、MPe5和MPe6，NMOS晶体管MNe1、MNe2、MNe3、MNe4和MNe5。
[0039] 接下来，具体描述图5中各器件的连接关系。功率管MP5的源极与电源端VIN相连，其漏极与输出端VO相连；PMOS晶体管MP1的源极与输出端VO相连，其漏极与接地端GND相连。所述PMOS晶体管MPe3、MPe4、MPe5和MPe6的源极均与所述电源端VIN相连；PMOS晶体管MPe3的栅极与其漏极相连，PMOS晶体管MPe4和MPe5的栅极均与所述PMOS晶体管MPe3的栅极相连，PMOS晶体管MPe5的漏极与所述PMOS晶体管MP1的栅极相连；PMOS晶体管MPe6的栅极与PMOS晶体管MPe4的漏极相连，其漏极与功率管MP5的栅极相连。所述电流源I1的正极与电源端VIN相连，其负极与所述PMOS晶体管MPe1的源极和MPe2的源极之间的连接节点相连；所述电流源I2的正极与PMOS晶体管MPe6的漏极相连，其负极与接地端GND相连；所述电流源I3的正极与PMOS晶体管MPe5的漏极相连，其负极与接地端GND相连；电容Cc连接于所述PMOS晶体管MPe4的漏极和输出端VO之间；PMOS晶体管MPe1的栅极与输出端VO相连，PMOS晶体管MPe2的栅极与第一参考电压VR相连。NMOS晶体管MNe1、MNe2、MNe3、MNe4和MNe5的源极均与接地端GND相连；NMOS晶体管MNe2的漏极与PMOS晶体管MPe3的漏极相连，其栅极与NMOS晶体管MNe1的栅极相连；NMOS晶体管MNe1的栅极与其漏极相连，NMOS晶体管MNe1的漏极与PMOS晶体管MPe1的漏极相连；NMOS晶体管MNe3的栅极与其漏极相连，NMOS晶体管MNe3的漏极与PMOS晶体管MPe2的漏极相连；NMOS晶体管MNe4的漏极与PMOS晶体管MPe4的漏极相连，其栅极与NMOS晶体管MNe3的栅极相连；NMOS晶体管MNe5的漏极与PMOS晶体管MPe5的漏极相连，其栅极与NMOS晶体管MNe3的栅极相连。
[0040] 其中，PMOS晶体管MPe1、MPe2、MPe3、MPe4和MPe6，NMOS晶体管MNe1、MNe2、MNe3和MNe4，电流源I1和I2构成误差放大器EA。电容Cc的作用是对环路进行稳定性的相位补偿，确保反馈环路稳定。PMOS晶体管MPe1、MPe2、MPe3和MPe5，NMOS晶体管MNe1、MNe2、MNe3和MNe5，电流源I3构成运算放大器OP。图5中功率管MP5对应于图4中功率管MP5。图5中的PMOS晶体管MP1对应于图4中的PMOS晶体管MP1。误差放大器EA和运算放大器OP共享PMOS晶体管MPe1、MPe2、MPe3，NMOS晶体管MNe1、MNe2、MNe3，电流源I1，这样，误差放大器EA和运算放大器OP的输入失调电压可以一致，即两者的输入失调电压相抵。等效的第二参考电压VR2可以设计为VR+Vos，其Vos为偏差电压，该Vos可以设计得比较小，这样，可以避免第一反馈环路和第二反馈环路出现冲突的情况。电流源I3的作用是产生这个Vos，如果第一电流镜(其包括NMOS晶体管MNe1和MNe2)、第二电流镜(其包括NMOS晶体管MNe3、MNe4和MNe5)、第三电流镜(其包括PMOS晶体管MPe3、MPe4和MPe5)的电流复制比例都为1:1:1，且PMOS晶体管MPe1和MPe2的电流增益为gm，则第三电流源I3产生的叠加在VR上的等效偏差电压Vos＝I3/gm，其中I3为电流源I3的电流值，gm为PMOS晶体管MPe1和MPe2的电流增益。
[0041] 综上所述，本发明的低压差电压调节器在功率管MP5和输出端VO之间增加了运算放大器OP和控制晶体管220，所述运算放大器OP的第一输入端与所述输出端VO相连，第二输入端与第二参考电压VR2相连，其输出端与所述控制晶体管220的控制端相连，所述控制晶体管220的一个连接端与功率管MP5的漏极相连，所述控制晶体管220的另一个连接端与接地端GND相连。当功率管MP5的漏电较大时，由运算放大器OP和控制晶体管220调整输出电压VO并抵消功率管MP5的漏电，这样可以减小低压差电压调节器的静态电流，从而进一步降低低压差电压调节器的待机功耗。
[0042] 在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
[0043] 需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
