本发明提供一种移位寄存器电路，其包括M级移位寄存子电路，第N级移位寄存子电路包括依次电连接的第N级控制信号输入端、时钟信号输出控制电路、缓冲器及第N级信号输出端，第N级控制信号输入端接收第N‑1级移位寄存子电路的输出信号，第一晶体管接收第一时钟信号，第一晶体管在第一时钟信号的控制下将第N‑1级移位寄存子电路的输出信号传输至节点，第二晶体管接收第二时钟信号，第二晶体管在第N‑1级移位寄存子电路的输出信号的控制下将第二时钟信号传输至第二晶体管的源极，第二晶体管的源极作为时钟信号输出控制电路的输出端电连接至缓冲器，缓冲器将输出的信号缓冲预设时间以得到第N级移位寄存子电路的输出信号并输出。
1.一种移位寄存器电路，其特征在于，所述移位寄存器电路包括M级移位寄存子电路，第N级移位寄存子电路包括依次电连接的第N级控制信号输入端、时钟信号输出控制电路、缓冲器及第N级信号输出端，所述第N级控制信号输入端用于接收第N-1级移位寄存子电路的输出信号，所述时钟信号输出控制电路包括第一晶体管及第二晶体管，所述第一晶体管包括第一栅极、第一源极及第一漏极，所述第二晶体管包括第二栅极、第二源极及第二漏极，所述第一栅极接收第一时钟信号，所述第一源极连接所述第N级控制信号输入端以接收第N-1级移位寄存子电路的输出信号，所述第一漏极通过一节点电连接所述第二栅极，所述第一晶体管在第一时钟信号的控制下将第N-1级移位寄存子电路的输出信号传输至所述节点，所述第二漏极接收第二时钟信号，所述第二晶体管在所述第N-1级移位寄存子电路的输出信号的控制下将第二时钟信号传输至第二源极，所述第二源极作为所述时钟信号输出控制电路的输出端电连接至所述缓冲器，所述缓冲器用于将所述第二源极输出的信号缓冲预设时间以得到第N级移位寄存子电路的输出信号并经由所述第N级信号输出端输出，其中，所述第一时钟信号与所述第二时钟信号均为矩形波信号，所述第一时钟信号的高电平与所述第二时钟信号的高电平不重合，所述第一时钟信号的占空比小于1，所述第二时钟信号的占空比小于1，M和N为自然数，且M大于或等于N，其中，每级移位寄存子电路还包括第三晶体管，所述第三晶体管包括第三栅极、第三源极及第三漏极，其中，所述第三栅极接收与所述第一晶体管的第一栅极相同的时钟信号，所述第三源极电连接所述第二漏极，所述第三漏极电连接所述第二源极。
2.如权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第N+
1级移位寄存子电路，所述第N+1级移位寄存子电路包括和所述第N级移位寄存子电路相同的元件，所述第N+1级移位寄存子电路中的第一晶体管的第一栅极接收所述第二时钟信号，所述第N+1级移位寄存子电路中的第二晶体管的第二漏极接收所述第一时钟信号。
3.如权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第N+
1级移位寄存子电路及第N+2级移位寄存子电路，所述第N+1级移位寄存子电路及所述第N+2级移位寄存子电路包括和所述第N级移位寄存子电路相同的元件，所述第N+1级移位寄存子电路中的第一晶体管的第一栅极接收所述第二时钟信号，所述第N+1级移位寄存子电路中的第二晶体管的第二漏极接收第三时钟信号，所述第N+1级移位寄存子电路的第三晶体管的第三栅极接收与所述第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号；所述N+2级移位寄存子电路中的第一晶体管的第一栅极接收第三时钟信号，所述第N+2级移位寄存子电路的第二晶体管的第二漏极接收第一时钟信号，所述第N+2级移位寄存子电路的第三晶体管的第三栅极接收与第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号，其中，所述第三时钟信号为矩形波，所述第三时钟信号的高电平与所述第一时钟信号的高电平不重合，且所述第三时钟信号的高电平与所述第二时钟信号的高电平不重合，且所述第三时钟信号的占空比小于1。
4.如权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括第N+
1及移位寄存子电路、第N+2及移位寄存子电路和第N+3级移位寄存子电路，所述第N+1级移位寄存子电路、所述第N+2级移位寄存子电路及第N+3级移位寄存子电路包括和所述第N级移位寄存子电路相同的元件，所述第N+1级移位寄存子电路的第一晶体管的第一栅极接收所述第二时钟信号，所述第N+1级移位寄存子电路中的第二晶体管的第二漏极接收第三时钟信号，所述第N+1级移位寄存子电路的第三晶体管的第三栅极接收与所述第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号；所述第N+2级移位寄存子电路中的第一晶体管的第一栅极接收第三时钟信号，所述第N+2级移位寄存子电路中的第二晶体管的第二漏极接收第四时钟信号，所述第N+2级移位寄存子电路的第三晶体管的第三栅极接收与第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号；所述第N+3级移位寄存子电路中的第一晶体管的第一栅极接收第四时钟信号，所述第N+3级移位寄存子电路中的第二晶体管的第二漏极接收第一时钟信号，所述第N+3级移位寄存子电路中的第三晶体管的第三栅极接收与所述第N+3级移位寄存子电路的第一晶体管的第一栅极相同的时钟信号，其中，所述第三时钟信号及所述第四时钟信号为矩形波信号，所述第三时钟信号的高电平与所述第四时钟信号的高电平不重合，且所述第三时钟信号的高电平及第四时钟信号的高电平与所述第一时钟信号的高电平及所述第二时钟信号的高电平不重合，且所述第三时钟信号的占空比小于1，所述第四时钟信号的占空比小于1。
5.如权利要求4所述的移位寄存器电路，其特征在于，所述第一时钟信号的占空比、所述第二时钟信号的占空比、所述第三时钟信号的占空比及所述第四时钟信号的占空比为1/
6.如权利要求1所述的移位寄存器电路，其特征在于，当N等于一时，所述第一级控制信号输入端接收一移位寄存器启动信号，其中，所述移位寄存器启动信号用于控制所述第一级移位寄存子电路的第一晶体管开启，其中，所述移位寄存器启动信号为一持续时间为第一预设时间的高电平信号。
7.如权利要求1所述的移位寄存器电路，其特征在于，所述缓冲器包括依次串联的第一反相器和第二反相器，所述第一反相器的输入端连接所述第二源极，所述第二反相器的输出端连接所述第N级信号输出端。
8.如权利要求7所述的移位寄存器电路，其特征在于，所述移位寄存器电路的缓冲器还包括第三反相器，所述第三反相器的输入端电连接所述第一反相器与所述第二反相器之间的节点，所述第三反相器的输出端电连接至一级间传递节点，自所述第三反相器的输出端输出的信号经由所述级间传递节点传输至下一级移位寄存子电路。
9.如权利要求8所述的移位寄存器电路，其特征在于，所述第一反相器包括第一主晶体管(T51)、第二主晶体管(T52)、第三主晶体管(T53)、第四主晶体管(T54)、第一辅晶体管(T61)、第二辅晶体管(T62)、第三辅晶体管(T63)及第四辅晶体管(T64)，所述第一主晶体管(T51)、所述第二主晶体管(T52)、所述第三主晶体管(T53)、所述第四主晶体管(T54)、所述第一辅晶体管(T61)、所述第二辅晶体管(T62)、所述第三辅晶体管(T63)及所述第四辅晶体管(T64)分别包括栅极、源极和漏极，所述第一主晶体管(T51)的栅极和源极均连接至一高电平信号端，用于接收一高电平信号，所述第一主晶体管(T51)的漏极连接所述第二主晶体管(T52)的栅极，所述第二主晶体管(T52)的源极电连接至所述高电平信号端，所述第二主晶体管(T52)的漏极连接所述第一反相器的输出端，所述第三主晶体管(T53)的栅极连接所述第一反相器的输入端，所述第三主晶体管(T53)的源极电连接至所述第一主晶体管(T51)的漏极，所述第三主晶体管(T53)的漏极电连接至所述第四主晶体管(T54)的漏极，所述第四主晶体管(T54)的栅极电连接至所述第一反相器的输入端，所述第四主晶体管(T54)的源极电连接至所述第一反相器的输出端，所述第一辅晶体管(T61)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第一辅晶体管(T61)的漏极电连接至所述第二辅晶体管(T62)的栅极，所述第二辅晶体管(T62)的源极电连接至所述高电平信号端，所述第二辅晶体管(T62)的漏极电连接至所述第四主晶体管(T54)的漏极，所述第三辅晶体管(T63)的栅极电连接至所述第一反相器的输入端，所述第三辅晶体管(T63)的源极电连接所述第一辅晶体管(T61)的漏极，所述第三辅晶体管(T63)的漏极电连接至一低电平信号端(VSS)，所述第四辅晶体管(T64)的栅极电连接至所述第一反相器的输入端，所述第四辅晶体管(T64)的源极电连接至所述第二辅晶体管(T62)的漏极，所述第四辅晶体管(T64)的漏极电连接至所述低电平信号端。
10.如权利要求9所述的移位寄存器电路，其特征在于，所述第二反相器包括第五主晶体管(T71)、第六主晶体管(T72)、第七主晶体管(T73)、第八主晶体管(T74)、第五辅晶体管(T81)、第六辅晶体管(T82)、第七辅晶体管(T83)及第八辅晶体管(T84)；第五主晶体管(T71)、第六主晶体管(T72)、第七主晶体管(T73)、第八主晶体管(T74)、第五辅晶体管(T81)、第六辅晶体管(T82)、第七辅晶体管(T83)及第八辅晶体管(T84)分别包括栅极、源极和漏极，所述第五主晶体管(T71)的栅极和源极均连接至所述高电平信号端，用于接收一高电平信号，所述第五主晶体管(T71)的漏极电连接所述第六主晶体管(T72)的栅极，所述第六主晶体管(T72)的源极电连接至所述高电平信号端，所述第六主晶体管(T72)的漏极连接所述第二反相器的输出端132(N)，所述第七主晶体管(T73)的栅极连接所述第一反相器的输出端，所述第七主晶体管(T73)的源极电连接至所述第五主晶体管(T71)的漏极，所述第七主晶体管(T73)的漏极电连接至所述第八主晶体管(T74)的漏极，所述第八主晶体管(T74)的栅极电连接至所述第一反相器的输出端，所述第八主晶体管(T74)的源极电连接至所述第二反相器的输出端，所述第八主晶体管(T74)的漏极电连接至所述第八辅晶体管(T84)的源极，所述第五辅晶体管(T81)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第五辅晶体管(T81)的漏极电连接至所述第六辅晶体管(T82)的栅极，所述第六辅晶体管(T82)的源极电连接至所述高电平信号端，所述第六辅晶体管(T82)的漏极电连接至所述第八辅晶体管(T84)的源极，所述第七辅晶体管(T83)的栅极电连接至所述第一反相器的输出端，所述第七辅晶体管(T83)的源极电连接至所述第五辅晶体管(T81)的漏极，所述第七辅晶体管(T83)的漏极电连接至所述低电平信号端，所述第八辅晶体管(T84)的栅极电连接至所述第一反相器的输出端，所述第八辅晶体管(T84)的源极电连接至所述第六辅晶体管(T82)的漏极，所述第八辅晶体管(T84)的漏极电连接至所述低电平信号端。
11.如权利要求10所述的移位寄存器电路，其特征在于，所述第三反相器包括第九主晶体管(T31)、第十主晶体管(T32)、第十一主晶体管(T33)、第十二主晶体管(T34)、第九辅晶体管(T41)、第十辅晶体管(T42)、第十一辅晶体管(T43)及第十二辅晶体管(T44)，所述第九主晶体管(T31)、第十主晶体管(T32)、第十一主晶体管(T33)、第十二主晶体管(T34)、第九辅晶体管(T41)、第十辅晶体管(T42)、第十一辅晶体管(T43)及第十二辅晶体管(T44)分别包括栅极、源极和漏极，所述第九主晶体管(T31)的栅极和源极均连接至所述高电平信号端，用于接收一高电平信号，所述第九主晶体管(T31)的漏极电连接所述第十主晶体管(T32)的栅极，所述第十主晶体管(T32)的源极电连接至所述高电平信号端，所述第十主晶体管(T32)的漏极连接所述级间传递节点，所述第十一主晶体管(T33)的栅极连接所述第一反相器的输出端，所述第十一主晶体管(T33)的源极电连接至所述第九主晶体管(T31)的漏极，所述第十一主晶体管(T33)的漏极电连接至所述第十二主晶体管(T34)的漏极，所述第十二主晶体管(T34)的栅极电连接至所述第一反相器的输出端，所述第十二主晶体管(T34)的源极电连接至所述级间传递节点，所述第十二主晶体管(T34)的漏极电连接至所述第十二辅晶体管(T44)的源极，所述第九辅晶体管(T41)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第九辅晶体管(T41)的漏极电连接至所述第十辅晶体管(T42)的栅极，所述第十辅晶体管(T42)的源极电连接至所述高电平信号端，所述第十辅晶体管(T42)的漏极电连接至所述第十二辅晶体管(T44)的源极，所述第十一辅晶体管(T43)的栅极电连接至所述第一反相器的输出端，所述第十一辅晶体管(T43)的源极电连接至所述第九辅晶体管(T41)的漏极，所述第十一辅晶体管(T43)的漏极电连接至一低电平信号端，所述第十二辅晶体管(T44)的栅极电连接至所述第一反相器的输出端，所述第十二辅晶体管(T44)的源极电连接至所述第十辅晶体管(T42)的漏极，所述第十二辅晶体管(T44)的漏极电连接至所述低电平信号端。
12.如权利要求8所述的移位寄存器电路，其特征在于，所述第一反相器中包括第二主晶体管(T52)、第四主晶体管(T54)、第一辅晶体管(T61)、第二辅晶体管(T62)、第三辅晶体管(T63)及第四辅晶体管(T64)，所述第二主晶体管(T52)、所述第四主晶体管(T54)、所述第一辅晶体管(T61)、所述第二辅晶体管(T62)、所述第三辅晶体管(T63)及所述第四辅晶体管(T64)分别包括栅极、源极和漏极，所述第二主晶体管(T52)的栅极电连接至所述第一辅晶体管(T61)的漏极，所述第二主晶体管(T52)的源极电连接至一高电平信号端，用于接收一高电平信号，所述第二主晶体管(T52)的漏极电连接至所述第一反相器的输出端，所述第四主晶体管(T54)的栅极电连接至所述第一反相器的输入端，所述第四主晶体管(T54)的源极电连接至所述第一反相器的输出端，所述第四主晶体管(T54)的漏极电连接至所述第二辅晶体管(T62)的漏极，所述第一辅晶体管(T61)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第一辅晶体管(T61)的漏极电连接至所述第二辅晶体管(T62)的栅极，所述第二辅晶体管(T62)的源极电连接至所述高电平信号端，用于接收一高电平信号，所述第二辅晶体管(T62)的漏极电连接至所述第四辅晶体管(T64)的源极；所述第三辅晶体管(T63)的栅极电连接至所述第一反相器的输入端，所述第三辅晶体管(T63)的源极电连接至所述第一辅晶体管(T61)的漏极，所述第三辅晶体管(T63)的漏极电连接至低电平信号端(VSS1)，所述第四辅晶体管(T64)的栅极电连接至所述第一反相器的输入端，所述第四辅晶体管(T64)的源极电连接至所述第二辅晶体管(T62)的漏极，所述第四辅晶体管(T64)的漏极电连接至所述低电平信号端(VSS1)。
13.如权利要求12所述的移位寄存器电路，其特征在于，所述第二反相器包括第六主晶体管(T72)、第八主晶体管(T74)、第五辅晶体管(T81)、第六辅晶体管(T82)、第七辅晶体管(T83)和第八辅晶体管(T84)，所述第六主晶体管(T72)、所述第八主晶体管(T74)、所述第五辅晶体管(T81)、所述第六辅晶体管(T82)、所述第七辅晶体管(T83)和所述第八辅晶体管(T84)分别包括栅极、源极和漏极，所述第六主晶体管(T72)的栅极电连接所述第五辅晶体管(T81)的漏极，所述第六主晶体管(T72)的源极电连接一高电平信号端，所述第六主晶体管(T72)的漏极电连接至第二反相器的输出端，所述第八主晶体管(T74)的栅极电连接至所述第一反相器的输出端，所述第四主晶体管的源极电连接至所述第二反相器的输出端，所述第八主晶体管(T74)的漏极电连接至所述第六辅晶体管(T82)的漏极，所述第五辅晶体管(T81)的栅极和源极电连接至所述高电平信号端，所述第五辅晶体管(T81)的漏极电连接至所述第六辅晶体管(T82)的栅极，所述第六辅晶体管(T82)的源极电连接至所述高电平信号端，所述第六辅晶体管(T82)的漏极电连接至所述第八辅晶体管(T84)的源极，所述第七辅晶体管(T83)的栅极电连接至所述第一反相器的输出端，所述第七辅晶体管(T83)的源极电连接至所述第五辅晶体管(T81)的漏极，所述第七辅晶体管(T83)的漏极电连接至低电平信号端，所述第八辅晶体管(T84)的栅极电连接至第一反相器的输出端，所述第八辅晶体管(T84)的源极电连接至所述第六辅晶体管(T82)的漏极，所述第八辅晶体管(T84)的漏极电连接至所述低电平信号端。
14.如权利要求13所述的移位寄存器电路，其特征在于，所述第三反相器包括第十主晶体管(T32)、第十二主晶体管(T34)、第九辅晶体管(T41)、第十辅晶体管(T42)、第十一辅晶体管(T43)及第十二辅晶体管(T44)，所述第十主晶体管(T32)、所述第十二主晶体管(T34)、所述第九辅晶体管(T41)、所述第十辅晶体管(T42)、所述第十一辅晶体管(T43)及所述第十二辅晶体管(T44)分别包括栅极、源极和漏极，所述第十主晶体管(T32)的栅极电连接所述第九辅晶体管(T41)的漏极，所述第十主晶体管(T32)的源极电连接所述高电平信号端，所述第十主晶体管(T32)的漏极电连接至级间传递节点，所述第十二主晶体管(T34)的栅极电连接至所述第一反相器的输出端，所述第十二主晶体管(T34)的源极电连接至所述级间传递节点，所述第十二主晶体管(T34)的漏极电连接至所述第十辅晶体管(T42)的漏极，所述第九辅晶体管(T41)的栅极和源极电连接至所述高电平信号端，所述第九辅晶体管(T41)的漏极电连接至所述第十辅晶体管(T42)的栅极，所述第十辅晶体管(T42)的源极电连接至所述高电平信号端，所述第十辅晶体管(T42)的漏极电连接至所述第十二辅晶体管(T44)的源极，所述第十一辅晶体管(T43)的栅极电连接至所述第一反相器的输出端，所述第十一辅晶体管(T43)的源极电连接至所述第九辅晶体管(T41)的漏极，所述第十一辅晶体管(T43)的漏极电连接至低电平信号端，所述第十二辅晶体管(T44)的栅极电连接至第一反相器的输出端，所述第十二辅晶体管(T44)的源极电连接至所述第十辅晶体管(T42)的漏极，所述第十二辅晶体管(T44)的漏极电连接至所述低电平信号端。
15.如权利要求13所述的移位寄存器电路，其特征在于，所述第三反相器包括第十主晶体管(T32)、第十二主晶体管(T34)、第十辅晶体管(T42)和第十二辅晶体管(T44)，所述第十主晶体管(T32)、所述第十二主晶体管(T34)、所述第十辅晶体管(T42)和所述第十二辅晶体管(T44)分别包括栅极、源极和漏极，所述第十主晶体管(T32)的栅极电连接所述第二反相器中所述第六主晶体管(T72)的栅极，所述第十主晶体管(T32)源极电连接所述高电平信号端，所述第十主晶体管(T32)的漏极电连接一级间传递节点，所述第十二主晶体管(T34)的栅极电连接第一反相器的输出端，所述第十二主晶体管(T34)的源极电连接所述级间传递节点，所述第十二主晶体管(T34)的漏极电连接至所述第十辅晶体管(T42)的漏极，所述第十辅晶体管(T42)的栅极电连接至所述第二辅晶体管(T32)的栅极，所述第十辅晶体管(T42)的源极电连接所述高电平信号端，所述第十辅晶体管(T42)的漏极电连接至所述第十二辅晶体管(T44)的源极，所述第十二辅晶体管(T44)的栅极电连接至所述第一反相器的输出端，所述第十二辅晶体管(T44)的漏极电连接所述低电平信号端。
移位寄存器电路
技术领域
[0001] 本发明涉及显示领域，尤其涉及一种移位寄存电路。
背景技术
[0002] 栅极驱动器设置在阵列基板上(Gate Driver on Array,GOA)是液晶显示技术中一种高水平的设计。GOA的基本概念是将液晶显示面板的栅极驱动器(Gate Driver)集成在玻璃基板上，以形成对液晶显示面板的扫描驱动。在栅极驱动器的设计时，常常会用到移位寄存电路，现有移位寄存器电路的设计一般是采用COMS器件，以降低移位寄存器电路的功耗和提高所述移位寄存器电路的稳定性。然而，对于单型晶体管(比如N型晶体管)而言，还没有单型晶体管设计的移位寄存器电路。
发明内容
[0003] 本发明提供一种一种移位寄存器电路，所述移位寄存器电路包括M级移位寄存子电路，第N级移位寄存子电路包括依次电连接的第N级控制信号输入端、时钟信号输出控制电路、缓冲器及第N级信号输出端，所述第N级控制信号输入端用于接收第N-1级移位寄存子电路的输出信号，所述时钟输出控制电路包括第一晶体管及第二晶体管，所述第一晶体管包括第一栅极、第一源极及第一漏极，所述第二栅极包括第二栅极、第二源极及第二漏极，所述第一栅极接收第一时钟信号，所述第一源极连接所述第N级控制信号输入端以接收第N-1级移位寄存子电路的输出信号，所述第一漏极通过一节点电连接所述第二栅极，所述第一晶体管在第一时钟信号的控制下将第N-1级移位寄存子电路的输出信号传输至所述节点，所述第二漏极接收第二时钟信号，所述第二晶体管在所述第N-1级移位寄存子电路的输出信号的控制下将第二时钟信号传输至第二源极，所述第二源极作为所述时钟信号输出控制电路的输出端电连接至所述缓冲器，所述缓冲器用于将所述第二源极输出的信号缓冲预设时间以得到第N级移位寄存子电路的输出信号并经由所述第N级信号输出端输出，其中，所述第一时钟信号与所述第二时钟信号均为矩形波信号，所述第一时钟信号的高电平与所述第二时钟信号的高电平不重合，所述第一时钟信号的占空比小于1，所述第二时钟信号的占空比小于1，M和N为自然数，且M大于或等于N。
[0004] 其中，所述移位寄存器电路还包括第N+1级移位寄存子电路，所述第N+1级移位寄存子电路包括和所述第N级移位寄存子电路相同的元件，所述第N+1级移位寄存子电路中的第一晶体管的第一栅极接收所述第二时钟信号，所述第N+1级移位寄存子电路中的第二晶体管的第二漏极接收所述第一时钟信号。
[0005] 其中，每级移位寄存子电路还包括第三晶体管，所述第三晶体管包括第三栅极、第三源极及第三漏极，其中，所述第三栅极接收与所述第一晶体管的第一栅极相同的时钟信号，所述第三源极电连接所述第二漏极，所述第三漏极电连接所述第二源极。
[0006] 其中，所述移位寄存器电路还包括第N+1级移位寄存子电路及第N+2级移位寄存子电路，所述第N+1级移位寄存子电路及所述第N+2级移位寄存子电路包括和所述第N级移位寄存子电路相同的元件，所述第N+1级移位寄存子电路中的第一晶体管的第一栅极接收所述第二时钟信号，所述第N+1级移位寄存子电路中的第二晶体管的第二漏极接收第三时钟信号，所述第N+1级移位寄存子电路的第三晶体管的第三栅极接收与所述第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号；所述N+2级移位寄存子电路中的第一晶体管的第一栅极接收第三时钟信号，所述第N+2级移位寄存子电路的第二晶体管的第二漏极接收第一时钟信号，所述第N+2级移位寄存子电路的第三晶体管的第三栅极接收与第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号，其中，所述第三时钟信号为矩形波，所述第三时钟信号的高电平与所述第一时钟信号的高电平不重合，且所述第三时钟信号的高电平与所述第二时钟信号的高电平不重合，且所述第三时钟信号的占空比小于1。
[0007] 其中，所述移位寄存器电路还包括第N+1及移位寄存子电路、第N+2及移位寄存子电路和第N+3级移位寄存子电路，所述第N+1级移位寄存子电路、所述第N+2级移位寄存子电路及第N+3级移位寄存子电路包括和所述第N级移位寄存子电路相同的元件，所述第N+1级移位寄存子电路的第一晶体管的第一栅极接收所述第二时钟信号，所述第N+1级移位寄存子电路中的第二晶体管的第二漏极接收第三时钟信号，所述第N+1级移位寄存子电路的第三晶体管的第三栅极接收与所述第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号；所述第N+2级移位寄存子电路中的第一晶体管的第一栅极接收第三时钟信号，所述第N+2级移位寄存子电路中的第二晶体管的第二漏极接收第四时钟信号，所述第N+2级移位寄存子电路的第三晶体管的第三栅极接收与第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号；所述第N+3级移位寄存子电路中的第一晶体管的第一栅极接收第四时钟信号，所述第N+3级移位寄存子电路中的第二晶体管的第二漏极接收第一时钟信号，所述第N+3级移位寄存子电路中的第三晶体管的第三栅极接收与所述第N+3级移位寄存子电路的第一晶体管的第一栅极相同的时钟信号，其中，所述第三时钟信号及所述第四时钟信号为矩形波信号，所述第三时钟信号的高电平与所述第四时钟信号的高电平不重合，且所述第三时钟信号及所述第四时钟信号的高电平与所述第一时钟信号的高电平及所述第二时钟信号的高电平不重合，且所述第三时钟信号的占空比小于1，所述第四时钟信号的占空比小于1。
[0008] 其中，所述第一时钟信号的占空比、所述第二时钟信号的占空比、所述第三时钟信号的占空比及所述第四时钟信号的占空比为1/4。
[0009] 其中，当N等于一时，所述第一级控制信号输入端接收一移位寄存器启动信号，其中，所述移位寄存器启动信号用于控制所述第一级移位寄存子电路的第一晶体管开启，其中，所述移位寄存器启动信号为一持续时间为第一预设时间的高电平信号。
[0010] 其中，所述缓冲器包括依次串联的第一反相器和第二反相器，所述第一反相器的输入端连接所述第二源极，所述第二反相器的输出端连接所述第N级信号输出端。
[0011] 其中，所述移位寄存器电路的缓冲器还包括第三反相器，所述第三反相器的输入端电连接所述第一反相器与所述第二反相器之间的节点，所述第三反相器的输出端电连接至一级间传递节点，自所述第三反相器的输出端输出的信号经由所述级间传递节点传输至下一级移位寄存子电路。
[0012] 其中，所述第一反相器包括第一主晶体管(T51)、第二主晶体管(T52)、第三主晶体管(T53)、第四主晶体管(T54)、第一辅晶体管(T61)、第二辅晶体管(T62)、第三辅晶体管(T63)及第四辅晶体管(T64)，所述第一主晶体管(T51)、所述第二主晶体管(T52)、所述第三主晶体管(T53)、所述第四主晶体管(T54)、所述第一辅晶体管(T61)、所述第二辅晶体管(T62)、所述第三辅晶体管(T63)及所述第四辅晶体管(T64)分别包括栅极、源极和漏极，所述第一主晶体管(T51)的栅极和源极均连接至一高电平信号端，用于接收一高电平信号，所述第一主晶体管(T51)的漏极连接所述第二主晶体管(T52)的栅极，所述第二主晶体管(T52)的源极电连接至所述高电平信号端，所述第二主晶体管(T52)的漏极连接所述第一反相器的输出端，所述第三主晶体管(T53)的栅极连接所述第一反相器的输入端)，所述第三主晶体管(T53)的源极电连接至所述第一主晶体管(T51)的漏极，所述第三主晶体管(T53)的漏极电连接至所述第四主晶体管(T54)的漏极，所述第四主晶体管(T54)的栅极电连接至所述第一反相器的输入端，所述第四主晶体管(T54)的源极电连接至所述第一反相器的输出端，所述第一辅晶体管(T61)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第一辅晶体管(T61)的漏极电连接至所述第二辅晶体管(T62)的栅极，所述第二辅晶体管(T62)的源极电连接至所述高电平信号端，所述第二辅晶体管(T62)的漏极电连接至所述第四主晶体管(T54)的漏极，所述第三辅晶体管(T63)的栅极电连接至所述第一反相器的输入端，所述第三辅晶体管(T63)的源极电连接所述第一辅晶体管(T61)的漏极，所述第三辅晶体管(T63)的漏极电连接至一低电平信号端(VSS)，所述第四辅晶体管(T64)的栅极电连接至所述第一反相器的输入端，所述第四辅晶体管(T64)的源极电连接至所述第二辅晶体管(T62)的漏极，所述第四辅晶体管(T64)的漏极电连接至所述低电平信号端。
[0013] 其中，所述第二反相器包括第五主晶体管(T71)、第六主晶体管(T72)、第七主晶体管(T73)、第八主晶体管(T74)、第五辅晶体管(T81)、第六辅晶体管(T82)、第七辅晶体管(T83)及第八辅晶体管(T84)；第五主晶体管(T71)、第六主晶体管(T72)、第七主晶体管(T73)、第八主晶体管(T74)、第五辅晶体管(T81)、第六辅晶体管(T82)、第七辅晶体管(T83)及第八辅晶体管(T84)分别包括栅极、源极和漏极，所述第五主晶体管(T71)的栅极和源极均连接至所述高电平信号端，用于接收一高电平信号，所述第五主晶体管(T71)的漏极电连接所述第六主晶体管(T72)的栅极，所述第六主晶体管(T72)的源极电连接至所述高电平信号端，所述第六主晶体管(T72)的漏极连接所述第二反相器的输出端132(N)，所述第七主晶体管(T73)的栅极连接所述第一反相器的输出端，所述第七主晶体管(T73)的源极电连接至所述第五主晶体管(T71)的漏极，所述第七主晶体管(T73)的漏极电连接至所述第八主晶体管(T74)的漏极，所述第八主晶体管(T74)的栅极电连接至所述第一反相器的输出端，所述第八主晶体管(T74)的源极电连接至所述第二反相器的输出端，所述第八主晶体管(T74)的漏极电连接至所述第八辅晶体管(T84)的源极，所述第五辅晶体管(T81)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第五辅晶体管(T81)的漏极电连接至所述第六辅晶体管(T82)的栅极，所述第六辅晶体管(T82)的源极电连接至所述高电平信号端，所述第六辅晶体管(T82)的漏极电连接至所述第八辅晶体管(T84)的源极，所述第七辅晶体管(T83)的栅极电连接至所述第一反相器的输出端，所述第七辅晶体管(T83)的源极电连接至所述第五辅晶体管(T81)的漏极，所述第七辅晶体管(T83)的漏极电连接至所述低电平信号端，所述第八辅晶体管(T84)的栅极电连接至所述第一反相器的输出端，所述第八辅晶体管(T84)的源极电连接至所述第六辅晶体管(T82)的漏极，所述第八辅晶体管(T84)的漏极电连接至所述低电平信号端。
[0014] 其中，所述第三反相器包括第九主晶体管(T31)、第十主晶体管(T32)、第十一主晶体管(T33)、第十二主晶体管(T34)、第九辅晶体管(T41)、第十辅晶体管(T42)、第十一辅晶体管(T43)及第十二辅晶体管(T44)，所述第九主晶体管(T31)、第十主晶体管(T32)、第十一主晶体管(T33)、第十二主晶体管(T34)、第九辅晶体管(T41)、第十辅晶体管(T42)、第十一辅晶体管(T43)及第十二辅晶体管(T44)分别包括栅极、源极和漏极，所述第九主晶体管(T31)的栅极和源极均连接至所述高电平信号端，用于接收一高电平信号，所述第九主晶体管(T31)的漏极电连接所述第十主晶体管(T32)的栅极，所述第十主晶体管(T32)的源极电连接至所述高电平信号端，所述第十主晶体管(T32)的漏极连接所述级间传递节点，所述第十一主晶体管(T33)的栅极连接所述第一反相器的输出端，所述第十一主晶体管(T33)的源极电连接至所述第九主晶体管(T31)的漏极，所述第十一主晶体管(T33)的漏极电连接至所述第十二主晶体管(T34)的漏极，所述第十二主晶体管(T34)的栅极电连接至所述第一反相器的输出端，所述第十二主晶体管(T34)的源极电连接至所述级间传递节点，所述第十二主晶体管(T34)的漏极电连接至所述第十二辅晶体管(T44)的源极，所述第九辅晶体管(T41)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第九辅晶体管(T41)的漏极电连接至所述第十辅晶体管(T42)的栅极，所述第十辅晶体管(T42)的源极电连接至所述高电平信号端，所述第十辅晶体管(T42)的漏极电连接至所述第十二辅晶体管T44的源极，所述第十一辅晶体管(T43)的栅极电连接至所述第一反相器的输出端，所述第十一辅晶体管(T43)的源极电连接至所述第九辅晶体管(T41)的漏极，所述第十一辅晶体管(T43)的漏极电连接至一低电平信号端，所述第十二辅晶体管(T44)的栅极电连接至所述第一反相器的输出端，所述第十二辅晶体管(T44)的源极电连接至所述第十辅晶体管(T42)的漏极，所述第十二辅晶体管(T44)的漏极电连接至所述低电平信号端。
[0015] 其中，所述第一反相器中包括第二主晶体管(T52)、第四主晶体管(T54)、第一辅晶体管(T61)、第二辅晶体管(T62)、第三辅晶体管(T63)及第四辅晶体管(T64)，所述第二主晶体管(T52)、所述第四主晶体管(T54)、所述第一辅晶体管(T61)、所述第二辅晶体管(T62)、所述第三辅晶体管(T63)及所述第四辅晶体管(T64)分别包括栅极、源极和漏极，所述第二主晶体管(T52)的栅极电连接至所述第一辅晶体管(T61)的漏极，所述第二主晶体管(T52)的源极电连接至一高电平信号端，用于接收一高电平信号，所述第二主晶体管(T52)的漏极电连接至所述第一反相器的输出端，所述第四主晶体管(T54)的栅极电连接至所述第一反相器的输入端，所述第四晶体管(T54)的源极电连接至所述第一反相器的输出端，所述第四主晶体管(T54)的漏极电连接至所述第二辅晶体管(T62)的漏极，所述第一辅晶体管(T61)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第一辅晶体管(T61)的漏极电连接至所述第二辅晶体管(T62)的栅极，所述第二辅晶体管(T62)的源极电连接至所述高电平信号端，用于接收一高电平信号，所述第二辅晶体管(T62)的漏极电连接至所述第四辅晶体管(T64)的源极。所述第三辅晶体管(T63)的栅极电连接至所述第一反相器的输入端，所述第三辅晶体管(T63)的源极电连接至所述第一辅晶体管(T61)的漏极，所述第三辅晶体管(T63)的漏极电连接至所述低电平信号端(VSS1)，所述第四辅晶体管(T64)的栅极电连接至所述第一反相器的输入端，所述第四辅晶体管(T64)的源极电连接至所述第二辅晶体管(T62)的漏极，所述第四辅晶体管(T64)的漏极电连接至所述低电平信号端(VSS1)。
[0016] 其中，所述第二反相器包括第六主晶体管(T72)、第八主晶体管(T74)、第五辅晶体管(T81)、第六辅晶体管(T82)、第七辅晶体管(T83)和第八辅晶体管T84，所述第六主晶体管(T72)、所述第八主晶体管(T74)、所述第五辅晶体管(T81)、所述第六辅晶体管(T82)、所述第七辅晶体管(T83)和所述第八辅晶体管(T84)分别包括栅极、源极和漏极，所述第六主晶体管(T72)的栅极电连接所述第五辅晶体管(T81)的漏极，所述第六主晶体管(T72)的源极电连接一高电平信号端，所述第六主晶体管(T72)的漏极电连接至第二反相器的输出端，所述第八主晶体管(T74)的栅极电连接至所述第一反相器的输出端，所述第四主晶体管的源极电连接至所述第二反相器的输出端，所述第八主晶体管(T74)的漏极电连接至所述第六辅晶体管(T82)的漏极，所述第五辅晶体管(T81)的栅极和源极电连接至所述高电平信号端，所述第五辅晶体管(T81)的漏极电连接至所述第六辅晶体管(T82)的栅极，所述第六辅晶体管(T82)的源极电连接至所述高电平信号端，所述第六辅晶体管(T82)的漏极电连接至所述第八辅晶体管(T84)的源极，所述第七辅晶体管(T83)的栅极电连接至所述第一反相器的输出端，所述第七辅晶体管(T83)的源极电连接至所述第五辅晶体管(T81)的漏极，所述第七辅晶体管(T83)的漏极电连接至低电平信号端，所述第八辅晶体管(T84)的栅极电连接至第一反相器的输出端，所述第八辅晶体管(T84)的源极电连接至所述第六辅晶体管(T82)的漏极，所述第八辅晶体管(T84)的漏极电连接至所述低电平信号端。
[0017] 其中，所述第三反相器包括第十主晶体管(T32)、第十二主晶体管(T34)、第九辅晶体管(T41)、第十辅晶体管(T42)、第十一辅晶体管(T43)及第十二辅晶体管(T44)，所述第十主晶体管(T32)、所述第十二主晶体管(T34)、所述第九辅晶体管(T41)、所述第十辅晶体管(T42)、所述第十一辅晶体管(T43)及所述第十二辅晶体管(T44)分别包括栅极、源极和漏极，所述第十主晶体管(T32)的栅极电连接所述第九辅晶体管(T41)的漏极，所述第十主晶体管(T32)的源极电连接所述高电平信号端，所述第十主晶体管(T32)的漏极电连接至级间传递节点，所述第十二主晶体管(T34)的栅极电连接至所述第一反相器的输出端，所述第十二主晶体管(T34)的源极电连接至所述级间传递节点，所述第十二主晶体管(T34)的漏极电连接至所述第十辅晶体管(T42)的漏极，所述第九辅晶体管(T41)的栅极和源极电连接至所述高电平信号端，所述第九辅晶体管(T41)的漏极电连接至所述第十辅晶体管(T42)的栅极，所述第十辅晶体管(T42)的源极电连接至所述高电平信号端，所述第十辅晶体管(T42)的漏极电连接至所述第十二辅晶体管(T44)的源极，所述第十一辅晶体管(T43)的栅极电连接至所述第一反相器的输出端，所述第十一辅晶体管(T43)的源极电连接至所述第九辅晶体管(T41)的漏极，所述第十一辅晶体管(T43)的漏极电连接至低电平信号端，所述第十二辅晶体管(T44)的栅极电连接至第一反相器的输出端，所述第十二辅晶体管(T44)的源极电连接至所述第十辅晶体管(T42)的漏极，所述第十二辅晶体管(T44)的漏极电连接至所述低电平信号端。
[0018] 其中，所述第三反相器包括第十主晶体管(T32)、第十二主晶体管(T34)、第九辅晶体管(T41)、第十辅晶体管(T42)、第十一辅晶体管(T43)及第十二辅晶体管(T44)，所述第十主晶体管(T32)、所述第十二主晶体管(T34)、所述第九辅晶体管(T41)、所述第十辅晶体管(T42)、所述第十一辅晶体管(T43)及所述第十二辅晶体管(T44)分别包括栅极、源极和漏极，所述第十主晶体管(T32)的栅极电连接所述第九辅晶体管(T41)的漏极，所述第十主晶体管(T32)的源极电连接所述高电平信号端，所述第十主晶体管(T32)的漏极电连接至级间传递节点，所述第十二主晶体管(T34)的栅极电连接至所述第一反相器的输出端，所述第十二主晶体管(T34)的源极电连接至所述级间传递节点，所述第十二主晶体管(T34)的漏极电连接至所述第十辅晶体管(T42)的漏极，所述第九辅晶体管(T41)的栅极和源极电连接至所述高电平信号端，所述第九辅晶体管(T41)的漏极电连接至所述第十辅晶体管(T42)的栅极，所述第十辅晶体管(T42)的源极电连接至所述高电平信号端，所述第十辅晶体管(T42)的漏极电连接至所述第十二辅晶体管(T44)的源极，所述第十一辅晶体管(T43)的栅极电连接至所述第一反相器的输出端，所述第十一辅晶体管(T43)的源极电连接至所述第九辅晶体管(T41)的漏极，所述第十一辅晶体管(T43)的漏极电连接至低电平信号端，所述第十二辅晶体管(T44)的栅极电连接至第一反相器的输出端，所述第十二辅晶体管(T44)的源极电连接至所述第十辅晶体管(T42)的漏极，所述第十二辅晶体管(T44)的漏极电连接至所述低电平信号端。
[0019] 其中，所述第三反相器包括第十主晶体管(T32)、第十二主晶体管(T34)、第十辅晶体管(T42)和第十二辅晶体管(T44)，所述第十主晶体管(T32)、所述第十二主晶体管(T34)、所述第十辅晶体管(T42)和所述第十二辅晶体管(T44)分别包括栅极、源极和漏极，所述第十主晶体管(T32)的栅极电连接所述第二反相器中所述第六主晶体管(T72)的栅极，所述第十主晶体管(T32)源极电连接所述高电平信号端，所述第十主晶体管(T32)的漏极电连接一级间传递节点，所述第十二主晶体管(T34)的栅极电连接第一反相器的输出端，所述第十二主晶体管(T34)的源极电连接所述级间传递节点，所述第十二主晶体管(T34)的漏极电连接至所述第十辅晶体管(T42)的漏极，所述第十辅晶体管(T42)的栅极电连接至所述第二辅晶体管(T32)的栅极，所述第十辅晶体管(T42)的源极电连接所述高电平信号端，所述第十辅晶体管(T42)的漏极电连接至所述第十二辅晶体管(T44)的源极，所述第十二辅晶体管(T44)的栅极电连接至所述第一反相器的输出端，所述第十二辅晶体管(T44)的漏极电连接所述低电平信号端。
附图说明
[0020] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0021] 图1是本发明第一较佳实施方式的移位寄存器电路的结构示意图。
[0022] 图2是本发明第一较佳实施方式中的移位寄存器电路中N＝1时的移位寄存子电路的结构示意图。
[0023] 图3是本发明第一较佳实施方式中的各个信号的时序图。
[0024] 图4为本发明第二较佳实施方式中的移位寄存器电路的结构示意图。
[0025] 图5为本发明第二较佳实施方式的移位寄存器电路中N＝1时的移位寄存子电路的结构示意图。
[0026] 图6为本发明第三较佳实施方式的移位寄存器电路的第N级移位寄存子电路的具体电路结构示意图。
[0027] 图7为本发明第四较佳实施方式的移位寄存器电路的结构示意图。
[0028] 图8为本发明第四较佳实施方式的各个信号的时序图。
[0029] 图9为本发明第五较佳实施方式的移位寄存器电路的结构示意图。
[0030] 图10为本发明第五较佳实施方式的各个信号的时序图。
[0031] 图11为本发明第六较佳实施方式的移位寄存器电路的第N级移位寄存子电路结构示意图。
[0032] 图12为本发明第六较佳实施方式的移位寄存器电路的第N级移位寄存子电路的具体电路结构示意图。
[0033] 图13为本发明第七较佳实施方式的移位寄存器电路的第N级移位寄存子电路的具体电路结构示意图。
[0034] 图14为本发明第八较佳实施方式的移位寄存器电路的第N级移位寄存子电路的具体电路结构示意图。
具体实施方式
[0035] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0036] 请参阅图1，图1是本发明第一较佳实施方式的移位寄存器电路的结构示意图。所述移位寄存器电路1包括M级移位寄存子电路，所述移位寄存子电路的结构相同，即，所述移位寄存子电路所包含的元件相同且所述移位寄存子电路中的元件之间的连接关系相同。这里以第N级移位寄存子电路10和第N+1级移位寄存子电路20为例对所述移位寄存器电路1进行介绍。所述第N级移位寄存子电路10包括第N级控制信号输入端G(N-1)、时钟信号输出控制电路110、缓冲器120及第N级信号输出端G(N)。所述第N级控制信号输入端G(N-1)用于接收第N-1级移位寄存子电路的输出信号。所述时钟输出控制电路110包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1包括第一栅极G1、第一源极S1及第一漏极D1，所述第二晶体管T2包括第二栅极G2、第二源极S2及第二漏极D2。所述第一栅极G1接收第一时钟信号CK1，所述第一源极S1连接第N级控制信号输入端以接收第N-1级移位寄存子电路的输出信号，所述第一漏极D1通过一节点Q(N)电连接所述第二栅极G2。所述第一晶体管T1在所述第一时钟信号CK1的控制下将第N-1级移位寄存子电路的输出信号传输至所述节点Q(N)。所述第二漏极D2接收第二时钟信号CK2，所述第二晶体管T2在所述第N-1级移位寄存子电路的输出信号的控制下将所述第二时钟信号CK2传输至第二源极S2。所述第二源极S2作为所述时钟信号输出控制电路11的输出端电连接至所述缓冲器120。所述缓冲器120用于将所述第二源极S2输出的信号缓冲预设时间以得到第N级移位寄存子电路的输出信号并经由所述第N级信号输出端G(N)输出。其中，所述第一时钟信号CK1与所述第二时钟信号CK2均为矩形波信号，所述第一时钟信号CK1的高电平与所述第二时钟信号CK2的高电平不重合，其中，M和N为自然数，且M大于或等于N。
[0037] 所述缓冲器120包括依次串联的第一反相器12和第二反相器13，所述第一反相器12的输入端连接所述第二源极S2以接收所述时钟输出控制电路110输出的信号，所述第一反相器12用于将自所述时钟输出控制电路110输出的信号反相，所述第二反相器13用于将自所述第一反相器12输出的信号反相，因此，自所述第二反相器13的输出端输出的信号与自所述时钟输出控制电路110输出的信号的波形一致，只是经过所述第一反相器12和所述第二反相器13之后，自所述第二反相器13输出的信号在时间上比自所述时钟输出控制电路
110输出的信号延迟所述预设时间。所述第二反相器13的输出端连接所述第N级信号输出端G(N)，以将得到的第N级移位寄存子电路的输出信号经由所述第N级信号输出端G(N)输出。
所述第一反相器12和所述第二反相器13这两个反相器组成所述缓冲器120能够有效避免所述时钟输出控制电路110的时钟信号反馈对所述第N级移位寄存子电路的输出端输出的信号的影响。
[0038] 所述移位寄存器电路1还包括第N+1级移位寄存子电路20，所述第N+1级移位寄存子电路20包括和第N级移位寄存子电路10相同的元件。不同之处在于，所述第N+1级移位寄存子电路20中的第一晶体管T1的第一栅极接收第二时钟信号CK2，所述第N+1级移位寄存子电路20中的第二晶体管T2的第二漏极接收所述第一时钟信号CK1。
[0039] 请一并参阅图2，图2是本发明第一较佳实施方式中的移位寄存器电路中N＝1时的移位寄存子电路的结构示意图。当N＝1时，即，图2所示的为本发明第一级移位寄存器子电路的结构示意图。对比图2和图1中的第N级移位寄存器子电路10可见，所述第一级移位寄存器子电路的结构和图1中所示的第N级移位寄存器子电路10结构相同，不同之处在于，所述第一级移位寄存子电路中的第一级控制信号输入端(在此为所述第一级移位寄存器子电路中第一晶体管T1的源极)接收一移位寄存器启动信号STV，其中，所述移位寄存器启动信号STV用于控制所述第一级移位寄存子电路的第一晶体管T1开启。其中，所述移位寄存器启动信号STV为一持续时间为第一预设时间的高电平信号，即，所述移位寄存器启动信号STV开始为一低电平信号，接着为持续时间为第一预设时间的高电平信号，接着变为低电平信号。
[0040] 请一并参阅图3，图3是本发明第一较佳实施方式中的各个信号的时序图。其中，所述移位寄存器启动信号为STV，第一时钟信号为CK1，第二时钟信号为CK2，第一级移位寄存子电路的节点为Q1，第二级移位寄存器子电路的节点为Q2，第一级移位寄存子电路的输出信号为G1，第二级移位寄存子电路的输出信号为G2，第三级移位寄存子电路的输出信号为G3，第四级移位寄存子电路的输出信号为G4。由图3所示的各个信号的第一波形图来看，所述移位寄存器启动信号STV为一持续时间为第一预设时间的高电平信号，所述高电平信号持续第一预设时间，之后，所述移位寄存器启动信号STV变为低电平。所述第一时钟信号CK1为矩形波信号，第二时钟信号CK2也为矩形波信号。所述移位寄存器启动信号STV的高电平的开始时间早于所述第一时钟信号CK1的高电平的开始时间，所述移位寄存器启动信号STV的高电平的结束时间与所述第一时钟信号CK1的结束时间相同。所述第二时钟信号CK2与所述第一时钟信号CK1的高电平不重合，且所述第一时钟信号CK1的占空比小于1，所述第二时钟信号CK2的占空比也小于1。在本实施方式中，所述第一时钟信号CK1的占空比为40/60，所述第二时钟信号CK2的占空比也为40/60。本实施方式的所述第一时钟信号CK1的波形及所述第二时钟信号CK2的波形以是的所述节点Q(N)处的波形呈“凸”字型。在图3中，仅仅示意出了N＝1和N＝2时的节点Q(N)的波形图，由图3可见，Q(2)处的波形相较于Q(1)处的波形延迟。。。所述第一级移位寄存子电路的输出信号G1为一持续时间为第二预设时间的高电平信号，在一实施方式中，所述第二预设时间等于所述第二时钟信号CK2在一个周期内的高电平的持续时间。所述第一级移位寄存子电路的输出信号G1、所述第二级移位寄存子电路的输出信号G2、所述第三级移位寄存子电路的输出信号G3和第四级移位寄存子电路的输出信号G4的波形基本一致，只是，所述第二级移位寄存子电路的输出信号G2相较于所述第一级移位寄存子电路的输出信号G1延迟一段时间，为了方便描述，所述第二级移位寄存子电路的输出信号G2相较于所述第一级移位寄存子电路的输出信号G1延迟的一段时间命名为第一预设延迟时间。所述第三级移位寄存子电路的输出信号G3相较于所述第二级移位寄存子电路的输出信号G2延迟所述第一预设延迟时间，所述第四级移位寄存子电路的输出信号G4相较于所述第三级移位寄存子电路的输出信号G3延迟所述第一预设延迟时间。即，所述第N+1及移位寄存子电路的输出信号相较于所述第N级移位寄存子电路的输出信号延迟所述第一预设延迟时间。在一实施方式中，所述预设延迟时间等于所述移位寄存子电路的高电平的持续时间第二预设时间。
[0041] 请一并参阅图4，和图5，图4为本发明第二较佳实施方式中的移位寄存器电路的结构示意图，图5为本发明第二较佳实施方式的移位寄存器电路中N＝1时的移位寄存子电路的结构示意图。本实施方式中的移位寄存器电路的结构和第一实施方式中的移位寄存器电路的结构基本相同，不同之处在于，在本实施方式中，所述移位寄存器电路中的移位寄存子电路还包括第三晶体管T3，所述第三晶体管T3还包括第三栅极G3、第三源极S3和第三漏极D3，其中，所述第三栅极G3接收所述第一时钟信号CK1，所述第三源极S3电连接所述第二漏极D2，所述第三漏极D3电连接所述第二源极S2。图5中所示的N＝1时的移位寄存子电路的结构和图4中所示的第N级移位寄存子电路的结构一致，在此不再赘述。所述第三晶体管T3能够迅速清空所述移位寄存子电路的输出端的(在此为P(N))的电荷，以使得输出的波形拉低至所述第二时钟信号CK2的低电位。在本实施方式中，各个信号的时序图和本发明第一较佳实施方式中的各个信号的时序图相同，在此不再赘述。
[0042] 请一并参阅图6，图6为本发明第三较佳实施方式的移位寄存器电路的第N级移位寄存子电路的具体电路结构示意图。在本实施方式中，所述第一反相器12和所述第二反相器13的结构相同。所述第一反相器12包括第一主晶体管T51、第二主晶体管T52、第三主晶体管T53、第四主晶体管T54、第一辅晶体管T61、第二辅晶体管T62、第三辅晶体管T63及第四辅晶体管T64。所述第一主晶体管T51、所述第二主晶体管T52、所述第三主晶体管T53、所述第四主晶体管T54、所述第一辅晶体管T61、所述第二辅晶体管T62、所述第三辅晶体管T63及所述第四辅晶体管T64分别包括栅极、源极和漏极。所述第一主晶体管T51的栅极G和源极S均连接至一高电平信号端VDD，用于接收一高电平信号，所述第一主晶体管T51的漏极D连接所述第二主晶体管T52的栅极，所述第二主晶体管T52的源极电连接至所述高电平信号端VDD，所述第二主晶体管T52的漏极连接所述第一反相器12的输出端K(N)。所述第三主晶体管T53的栅极连接所述第一反相器12的输入端P(N)，所述第三主晶体管T53的源极电连接至所述第一主晶体管T51的漏极，所述第三主晶体管T53的漏极电连接至所述第四主晶体管T54的漏极，所述第四主晶体管T54的栅极电连接至所述第一反相器12的输入端P(N)，所述第四主晶体管T54的源极电连接至所述第一反相器12的输出端K(N)。所述第一辅晶体管T61的栅极和源极电连接至所述高电平信号端VDD，用于接收一高电平信号，所述第一辅晶体管T61的漏极电连接至所述第二辅晶体管T62的栅极，所述第二辅晶体管T62的源极电连接至所述高电平信号端VDD，所述第二辅晶体管T62的漏极电连接至所述第四主晶体管T54的漏极。所述第三辅晶体管T63的栅极电连接至所述第一反相器12的输入端P(N)，所述第三辅晶体管T63的源极电连接所述第一辅晶体管T61的漏极，所述第三辅晶体管T63的漏极电连接至一低电平信号端VSS。所述第四辅晶体管T64的栅极电连接至所述第一反相器12的输入端P(N)，所述第四辅晶体管T64的源极电连接至所述第二辅晶体管T62的漏极，所述第四辅晶体管T64的漏极电连接至所述低电平信号端VSS。其中，所述第一主晶体管T51、所述第二主晶体管T52、所述第三主晶体管T53及所述第四主晶体管T54构成所述第一反相器12的主反相部分，所述第一辅晶体管T61、所述第二辅晶体管T62、所述第三辅晶体管T63及所述第四辅晶体管T64构成第一反相器12的辅助反相部分。
[0043] 所述第二反相器13包括第五主晶体管T71、第六主晶体管T72、第七主晶体管T73、第八主晶体管T74、第五辅晶体管T81、第六辅晶体管T82、第七辅晶体管T84及第八辅晶体管T84。所述第五主晶体管T71、所述第六主晶体管T72、所述第七主晶体管T73、所述第八主晶体管T74、所述第五辅晶体管T81、所述第六辅晶体管T82、所述第七辅晶体管T84及所述第八辅晶体管T84分别包括栅极、源极和漏极。所述第五主晶体管T71的栅极和源极均连接至一高电平信号端VDD，用于接收一高电平信号，所述第五主晶体管T71的漏极电连接所述第六主晶体管T72的栅极，所述第六主晶体管T72的源极电连接至所述高电平信号端VDD，所述第六主晶体管T72的漏极连接所述第二反相器13的输出端132(N)。所述第七主晶体管T73的栅极连接所述第一反相器12的输出端K(N)，所述第七主晶体管T73的源极电连接至所述第五主晶体管T71的漏极，所述第七主晶体管T73的漏极电连接至所述第八主晶体管T74的漏极，所述第八主晶体管T74的栅极电连接至所述第一反相器12的输出端K(N)，所述第八主晶体管T74的源极电连接至所述第二反相器13的输出端132(N)，所述第八主晶体管T74的漏极电连接至所述第八辅晶体管T84的源极。所述第五辅晶体管T81的栅极和源极电连接至所述高电平信号端VDD，用于接收一高电平信号，所述第五辅晶体管T81的漏极电连接至所述第六辅晶体管T82的栅极，所述第六辅晶体管T82的源极电连接至所述高电平信号端VDD，所述第六辅晶体管T82的漏极电连接至所述第八辅晶体管T84的源极。所述第七辅晶体管T84的栅极电连接至所述第一反相器12的输出端K(N)，所述第七辅晶体管T84的源极电连接至所述第五辅晶体管T81的漏极，所述第七辅晶体管T84的漏极电连接至一低电平信号端VSS。所述第八辅晶体管T84的栅极电连接至所述第一反相器12的输出端K(N)，所述第八辅晶体管T84的源极电连接至所述第六辅晶体管T82的漏极，所述第八辅晶体管T84的漏极电连接至所述低电平信号端VSS。其中，所述第五主晶体管T71、所述第六主晶体管T72、所述第七主晶体管T73及所述第八主晶体管T74构成所述第二反相器13的主反相部分，所述第五辅晶体管T81、所述第六辅晶体管T82、所述第七辅晶体管T84及所述第八辅晶体管T84构成第二反相器13的辅助反相部分。
[0044] 请一并参阅图7和图8，图7为本发明第四较佳实施方式的移位寄存器电路的结构示意图。图8为本发明第四较佳实施方式的各个信号的时序图。在本实施方式中，所述移位寄存器电路1包括M级移位寄存子电路，其中，M为3的倍数，所述移位寄存子电路的结构相同，即，所述移位寄存子电路所包括的元件相同且所述移位寄存子电路中的元件之间的连接关系相同。这里以所述移位寄存电路中包括第N级移位寄存子电路10、第N+1级移位寄存子电路20和第N+2级移位寄存子电路30为例对所述移位寄存器电路进行介绍。这里所述第N级移位寄存器10和图4所示的本发明的第二较佳实施方式的移位寄存器电路的第N级移位寄存子电路的结构相同，在此不再赘述。在本实施方式中，所述第N+1级移位寄存子电路20以及所述第N+2级移位寄存子电路30和本实施方式中的第N级移位寄存子电路10的结构相同，不同之处在于，所述第N+1级移位寄存子电路20以及所述第N+2级移位寄存子电路30中的各个晶体管所加载的时钟信号与所述第N级移位寄存子电路10中的各个晶体管所加载的时钟信号不同。在本实施方式中，在所述第N级移位寄存子电路10中，所述第一晶体管T1的栅极加载的时钟信号为第一时钟信号CK1，所述第二晶体管T2的漏极加载的时钟信号为第二时钟信号CK2，所述第三晶体管T3的栅极加载的时钟信号为第三时钟信号CK1。在所述第N+1级移位寄存子电路20中，所述第一晶体管T1的栅极加载的时钟信号为所述第二时钟信号CK2，所述第二晶体管T2的漏极加载的时钟信号为第三时钟信号CK3，所述第三晶体管T3的栅极加载的时钟信号为第二时钟信号CK2。其中，所述第一时钟信号CK1、所述第二时钟信号CK2及所述第三时钟信号CK3均为矩形波信号，所述第一时钟信号CK1、所述第二时钟信号CK2及所述第三时钟信号CK3的占空比均小于1，所述第一时钟信号CK1、所述第二时钟信号CK2及所述第三时钟信号CK3的高电平信号各不重合，且所述第二时钟信号CK2的高电平信号相较于所述第一时钟信号CK1的高电平信号延迟，所述第二时钟信号CK2的高电平的开始时间与所述第一时钟信号CK1的高电平结束时间相同，所述第三时钟信号CK3的高电平信号相较于所述第二时钟信号CK2的高电平信号延迟，所述第三时钟信号CK3的高电平信号的开始时间与所述第二时钟信号CK2的高电平结束时间相同。
[0045] 请一并参阅图9和图10，图9为本发明第五较佳实施方式的移位寄存器电路的结构示意图，图10为本发明第五较佳实施方式的各个信号的时序图。在本实施方式中，所述移位寄存电路包括M级移位寄存子电路，其中，M为4的倍数，所述移位寄存子电路的结构相同，即，所述移位寄存子电路所包括的元件相同且所述移位寄存子电路中的元件之间的连接关系相同。这里以所述移位寄存子电路中包括第N级移位寄存子电路10、第N+1级移位寄存子电路20、第N+2级移位寄存子电路30和第N+3级移位寄存子电路40为例对所述移位寄存电路进行介绍。在本实施方式中，所述第N级移位寄存器10中和图4中所示的本发明第二较佳实施方式中的移位寄存器电路的第N级移位寄存子电路的结构相同，在此不再赘述。在本实施方式中，所述第N+1级移位寄存子电路20、所述第N+2级移位寄存子电路30和所述第N+3级移位寄存子电路40和本实施方式中所述第N级移位寄存子电路10的结构相同，不同之处在于，所述第N+1级移位寄存子电路20、所述第N+2级移位寄存子电路30和所述第N+3级移位寄存子电路40与所述第N级移位寄存子电路10中的各个晶体管所加载的时钟信号不同。在本实施方式中，所述第N级移位寄存子电路10中，所述第一晶体管T1的栅极加载的时钟信号为第一时钟信号CK1，所述第二晶体管T2的漏极加载的时钟信号为第二时钟信号CK2，所述第三晶体管T3的栅极加载的时钟信号为第三时钟信号CK1。在所述第N+1级移位寄存子电路20中，所述第一晶体管T1的栅极加载的时钟信号为第二时钟信号CK2，所述第二晶体管T2的漏极加载的时钟信号为第三时钟信号CK3，所述第三晶体管T3的栅极加载的时钟信号为第二时钟信号CK2。在所述第N+2级移位寄存子电路30中，所述第一晶体管T1的栅极加载的时钟信号为第三时钟信号CK3，所述第二晶体管T2的漏极加载的时钟信号为第四时钟信号CK4，所述第三晶体管T3的栅极加载的时钟信号为第三时钟信号CK3。在所述第N+3级移位寄存子电路40中，所述第一晶体管T1的栅极加载的时钟信号为第四时钟信号CK4，所述第二晶体管T2的漏极加载的时钟信号为第一时钟信号CK1，所述第三时钟信号T3的栅极加载的时钟信号为第四时钟信号CK4。其中，所述第一时钟信号CK1、所述第二时钟信号CK2、所述第三时钟信号CK3及所述第四时钟信号CK4均为矩形波信号，所述第一时钟信号CK1、所述第二时钟信号CK2、所述第三时钟信号CK3及所述第四时钟信号CK4的占空比均小于1，所述第一时钟信号CK1、所述第二时钟信号CK2、所述第三时钟信号CK3及所述第四时钟信号CK4的高电平各不重合，且所述第二时钟信号CK2的高电平相较于所述第一时钟信号CK1的高电平延迟，所述第二时钟信号CK2的开始时间与所述第一时钟信号CK1的结束时间相同，所述第三时钟信号CK3的高电平相较于所述第二时钟信号CK2的高电平信号延迟，所述第三时钟信号CK3的高电平信号的开始时间与所述第二时钟信号CK2的高电平结束时间相同，所述第四时钟信号CK4的高电平相较于所述第三时钟信号CK3的高电平延迟，且所述第四时钟信号CK4的高电平信号的开始时间与所述第三时钟信号CK3的高电平结束时间相同。优选地，所述第一时钟信号CK1、所述第二时钟信号CK2、所述第三时钟信号CK3及所述第四时钟信号CK4的占空比为均为1/4。
[0046] 请一并参阅图11，图11为本发明第六较佳实施方式的移位寄存器电路的第N级移位寄存子电路结构示意图。在本实施方式中，所述第N及移位寄存子电路包括第N级控制信号输入端G(N-1)、时钟信号输出控制电路110、缓冲器120及第N级信号输出端G(N)。所述第N级控制信号输入端G(N-1)用于接收第N-1级移位寄存子电路的输出信号。所述时钟输出控制电路110包括第一晶体管T1、第二晶体管T2和第三晶体管T3，所述第一晶体管T1包括第一栅极G1、第一源极S1及第一漏极D1，所述第二晶体管T2包括第二栅极G2、第二源极S2及第二漏极D2，所述第三晶体管T3包括第三栅极G3、第三源极S3及第三漏极D3。所述第一晶体管T1的栅极接收第N时钟信号CK(N)，所述第一源极S1连接N及控制信号输出端G(N-1)以接收第N-1级移位寄存子电路的输出信号，所述第一漏极D1通过一节点Q(N)电连接所述第二栅极G2。所述第一晶体管T1在所述第N时钟信号CK(N)的控制下将第N-1级移位寄存子电路的输出信号传输至所述节点Q(N)。所述第二漏极D2接收第N+1时钟信号CK(N+1)，所述第二晶体管T2在所述第N-1级移位寄存子电路的输出信号的控制下将所述第N+1时钟信号CK(N+1)传输至第二源极S2。所述第二源极S2作为所述时钟信号输出控制电路11的输出端电连接至所述缓冲器120。所述缓冲器120用于将所述第二源极S2输出的信号缓冲预设时间以得到第N级移位寄存子电路的输出信号，并将有第N级信号输出端G(N)输出。其中，所述第N时钟信号CK(N)和所述第N+1时钟信号CK(N+1)均为矩形波信号，所述第N时钟信号CK1的高电平与所述第N+1时钟信号CK(N+1)的高电平不重合。
[0047] 所述缓冲器120包括依次串联的第一反相器12和第二反相器13，所述第一反相器12的输入端连接所述第二源极S2以接收所述时钟输出控制电路110输出的订婚，所述第一反相器12用于将自所述时钟控制输出电路110输出的信号反相，所述第二反相器13用于将自所述第一反相器12输出的信号反相，因此，自所述第二反相器13的输出端输出的信号与自所述时钟输出控制电路110输出的信号的波形一致，只是经过所述第一反相器12和所述第二反相器13之后，自所述第二反相器13输出的信号在时间上比自所述时钟输出控制电路
110输出的信号延迟所述预设时间。所述第二反相器13的输出端连接所述第N级信号输出端G(N)，以将得到的第N级移位寄存子电路的输出信号经由所述第N级信号输出端G(N)输出。
所述第一反相器12和所述第二反相器13这两个反相器组成所述缓冲器120能够有效避免所述时钟输出控制电路110的时钟信号反馈对所述第N级移位寄存子电路的输出端输出的信号的影响。
[0048] 在本实施方式中，所述缓冲器120还包括第三反相器14，所述第三反相器14的输入端电连接所述第一反相器12与所述第二反相器13之间的节点，所述第三反相器14的输出端电连接级间传递节点ST(N)，自所述第三反相器14的输出端输出的信号经由所述级间传递节点ST(N)传输至下一级移位寄存子电路，这样可以减小所述第N级信号输出端G(N)的负载。
[0049] 图12为本发明第六较佳实施方式的移位寄存器电路的第N级移位寄存子电路的具体电路结构示意图。在本实施方式中，所述时钟信号输出控制电路110与图11中所示的时钟信号输出控制电路110相同，在此不再赘述。所述第一反相器12、所述第二反相器13和所述第三反相器14的结构相同。下面对所述第一反相器12、所述第二反相器13和所述第三反相器14进行详细介绍。
[0050] 所述第一反相器12包括第一主晶体管T51、第二主晶体管T52、第三主晶体管T53、第四主晶体管T54、第一辅晶体管T61、第二辅晶体管T62、第三辅晶体管T63及第四辅晶体管T64。所述第一主晶体管T51、所述第二主晶体管T52、所述第三主晶体管T53、所述第四主晶体管T54、所述第一辅晶体管T61、所述第二辅晶体管T62、所述第三辅晶体管T63及所述第四辅晶体管T64分别包括栅极、源极和漏极。所述第一主晶体管T51的栅极G和源极S均连接至一高电平信号端VDD，用于接收一高电平信号，所述第一主晶体管T51的漏极D连接所述第二主晶体管T52的栅极，所述第二主晶体管T52的源极电连接至所述高电平信号端VDD，所述第二主晶体管T52的漏极连接所述第一反相器12的输出端K(N)。所述第三主晶体管T53的栅极连接所述第一反相器12的输入端P(N)，所述第三主晶体管T53的源极电连接至所述第一主晶体管T51的漏极，所述第三主晶体管T53的漏极电连接至所述第四主晶体管T54的漏极，所述第四主晶体管T54的栅极电连接至所述第一反相器12的输入端P(N)，所述第四主晶体管T54的源极电连接至所述第一反相器12的输出端K(N)。所述第一辅晶体管T61的栅极和源极电连接至所述高电平信号端VDD，用于接收一高电平信号，所述第一辅晶体管T61的漏极电连接至所述第二辅晶体管T62的栅极，所述第二辅晶体管T62的源极电连接至所述高电平信号端VDD，所述第二辅晶体管T62的漏极电连接至所述第四主晶体管T54的漏极。所述第三辅晶体管T63的栅极电连接至所述第一反相器12的输入端P(N)，所述第三辅晶体管T63的源极电连接所述第一辅晶体管T61的漏极，所述第三辅晶体管T63的漏极电连接至一低电平信号端VSS1。所述第四辅晶体管T64的栅极电连接至所述第一反相器12的输入端P(N)，所述第四辅晶体管T64的源极电连接至所述第二辅晶体管T62的漏极，所述第四辅晶体管T64的漏极电连接至所述低电平信号端VSS1。其中，所述第一主晶体管T51、所述第二主晶体管T52、所述第三主晶体管T53及所述第四主晶体管T54构成所述第一反相器12的主反相部分，所述第一辅晶体管T61、所述第二辅晶体管T62、所述第三辅晶体管T63及所述第四辅晶体管T64构成第一反相器12的辅助反相部分。
[0051] 所述第二反相器13包括第五主晶体管T71、第六主晶体管T72、第七主晶体管T73、第八主晶体管T74、第五辅晶体管T81、第六辅晶体管T82、第七辅晶体管T84及第八辅晶体管T84。所述第五主晶体管T71、所述第六主晶体管T72、所述第七主晶体管T73、所述第八主晶体管T74、所述第五辅晶体管T81、所述第六辅晶体管T82、所述第七辅晶体管T84及所述第八辅晶体管T84分别包括栅极、源极和漏极。所述第五主晶体管T71的栅极和源极均连接至一高电平信号端VDD，用于接收一高电平信号，所述第五主晶体管T71的漏极电连接所述第六主晶体管T72的栅极，所述第六主晶体管T72的源极电连接至所述高电平信号端VDD，所述第六主晶体管T72的漏极连接所述第二反相器13的输出端132(N)。所述第七主晶体管T73的栅极连接所述第一反相器12的输出端K(N)，所述第七主晶体管T73的源极电连接至所述第五主晶体管T71的漏极，所述第七主晶体管T73的漏极电连接至所述第八主晶体管T74的漏极，所述第八主晶体管T74的栅极电连接至所述第一反相器12的输出端K(N)，所述第八主晶体管T74的源极电连接至所述第二反相器13的输出端132(N)，所述第八主晶体管T74的漏极电连接至所述第八辅晶体管T84的源极。所述第五辅晶体管T81的栅极和源极电连接至所述高电平信号端VDD，用于接收一高电平信号，所述第五辅晶体管T81的漏极电连接至所述第六辅晶体管T82的栅极，所述第六辅晶体管T82的源极电连接至所述高电平信号端VDD，所述第六辅晶体管T82的漏极电连接至所述第八辅晶体管T84的源极。所述第七辅晶体管T84的栅极电连接至所述第一反相器12的输出端K(N)，所述第七辅晶体管T84的源极电连接至所述第五辅晶体管T81的漏极，所述第七辅晶体管T84的漏极电连接至一低电平信号端VSS1。所述第八辅晶体管T84的栅极电连接至所述第一反相器12的输出端K(N)，所述第八辅晶体管T84的源极电连接至所述第六辅晶体管T82的漏极，所述第八辅晶体管T84的漏极电连接至所述低电平信号端VSS1。其中，所述第五主晶体管T71、所述第六主晶体管T72、所述第七主晶体管T73及所述第八主晶体管T74构成所述第二反相器12的主反相部分，所述第五辅晶体管T81、所述第六辅晶体管T82、所述第七辅晶体管T84及所述第八辅晶体管T84构成第二反相器13的辅助反相部分。
[0052] 所述第三反相器14包括第九主晶体管T31、第十主晶体管T32、第十一主晶体管T33、第十二主晶体管T34、第九辅晶体管T41、第十辅晶体管T42、第十一辅晶体管T43及第十二辅晶体管T44。所述第九主晶体管T31、所述第十主晶体管T32、所述第十一主晶体管T33、所述第十二主晶体管T34、所述第九辅晶体管T41、所述第十辅晶体管T42、所述第十一辅晶体管T43及所述第十二辅晶体管T44分别包括栅极、源极和漏极。所述第九主晶体管T31的栅极和源极均连接至一高电平信号端VDD，用于接收一高电平信号，所述第九主晶体管T31的漏极电连接所述第十主晶体管T32的栅极，所述第十主晶体管T32的源极电连接至所述高电平信号端VDD，所述第十主晶体管T32的漏极连接所述级间传递节点ST(N)。所述第十一主晶体管T33的栅极连接所述第一反相器12的输出端K(N)，所述第十一主晶体管T33的源极电连接至所述第九主晶体管T31的漏极，所述第十一主晶体管T33的漏极电连接至所述第十二主晶体管T34的漏极，所述第十二主晶体管T34的栅极电连接至所述第一反相器12的输出端K(N)，所述第十二主晶体管T34的源极电连接至所述级间传递节点ST(N)，所述第十二主晶体管T34的漏极电连接至所述第十二辅晶体管T44的源极。所述第九辅晶体管T41的栅极和源极电连接至所述高电平信号端VDD，用于接收一高电平信号，所述第九辅晶体管T41的漏极电连接至所述第十辅晶体管T42的栅极，所述第十辅晶体管T42的源极电连接至所述高电平信号端VDD，所述第十辅晶体管T42的漏极电连接至所述第十二辅晶体管T44的源极。所述第十一辅晶体管T43的栅极电连接至所述第一反相器12的输出端K(N)，所述第十一辅晶体管T43的源极电连接至所述第九辅晶体管T41的漏极，所述第十一辅晶体管T43的漏极电连接至一低电平信号端VSS2。所述第十二辅晶体管T44的栅极电连接至所述第一反相器12的输出端K(N)，所述第十二辅晶体管T44的源极电连接至所述第十辅晶体管T42的漏极，所述第十二辅晶体管T44的漏极电连接至所述低电平信号端VSS2。其中，所述第九主晶体管T31、所述第十主晶体管T32、所述第十一主晶体管T33及所述第十二主晶体管T34构成所述第三反相器14的主反相部分，所述第九辅晶体管T41、所述第十辅晶体管T42、所述第十一辅晶体管T43及所述第十二辅晶体管T44构成第三反相器14的辅助反相部分。在一实施方式中，所述低电平信号端VSS1和所述低电平信号端VSS2加载相同电位的低电平信号。
[0053] 图13为本发明第七较佳实施方式的移位寄存器电路的第N级移位寄存子电路的具体电路结构示意图。在本实施方式中，所述时钟控制输出控制电路110与11中所示的时钟信号输出控制电路110相同，在此不再赘述。在本实施方式中，所述第一反相器12、所述第二反相器13和所述第三反相器14的结构相同。下面对所述第一反相器12、所述第二反相器13和所述第三反相器14进行详细介绍。
[0054] 与图12所示的第六较佳实施方式的移位寄存器电路的第N级移位寄存子电路的具体电路结构图相比，本实施方式的第N级移位寄存子电路的具体电路结构中的时钟信号输出控制电路110与图12中所示的第六较佳实施方式中的时钟信号输出控制电路110的结构相同，在此不再赘述。所述第一反相器12、所述第二反相器13和所述第三反相器14中包括相同的元件。本实施方式中的第一反相器12中仅包括第二主晶体管T52、第四主晶体管T54、第一辅晶体管T61、第二辅晶体管T62、第三辅晶体管T63及第四辅晶体管T64。所述第二主晶体管T52、所述第四主晶体管T54、所述第一辅晶体管T61、所述第二辅晶体管T62、所述第三辅晶体管T63及所述第四辅晶体管T64分别包括栅极、源极和漏极。所述第二主晶体管T52的栅极电连接至所述第一辅晶体管T61的漏极，所述第二主晶体管T52的源极电连接至一高电平信号端VDD，用于接收一高电平信号，所述第二主晶体管T52的漏极电连接至所述第一反相器12的输出端K(N)。所述第四主晶体管T54的栅极电连接至所述第一反相器12的输入端P(N)，所述第四晶体管T54的源极电连接至所述第一反相器12的输出端K(N)，所述第四主晶体管T54的漏极电连接至所述第二辅晶体管T62的漏极。所述第一辅晶体管T61的栅极和源极电连接至所述高电平信号端VDD，用于接收一高电平信号，所述第一辅晶体管T61的漏极电连接至所述第二辅晶体管T62的栅极，所述第二辅晶体管T62的源极电连接至所述高电平信号端VDD，用于接收一高电平信号，所述第二辅晶体管T62的漏极电连接至所述第四辅晶体管T64的源极。所述第三辅晶体管T63的栅极电连接至所述第一反相器12的输入端P(N)，所述第三辅晶体管T63的源极电连接至所述第一辅晶体管T61的漏极，所述第三辅晶体管T63的漏极电连接至所述低电平信号端VSS1。所述第四辅晶体管T64的栅极电连接至所述第一反相器12的输入端P(N)，所述第四辅晶体管T64的源极电连接至所述第二辅晶体管T62的漏极，所述第四辅晶体管T64的漏极电连接至所述低电平信号端VSS1。
[0055] 所述第二反相器13仅包括第六主晶体管T72、第八主晶体管T74、第五辅晶体管T81、第六辅晶体管T82、第七辅晶体管T84和第八辅晶体管T84。所述第六主晶体管T72、所述第八主晶体管T74、所述第五辅晶体管T81、所述第六辅晶体管T82、所述第七辅晶体管T84和所述第八辅晶体管T84分别包括栅极、源极和漏极。所述第六主晶体管T72的栅极电连接所述第五辅晶体管T81的漏极，所述第六主晶体管T72的源极电连接一高电平信号端VDD，所述第六主晶体管T72的漏极电连接至第二反相器13的输出端132(N)。所述第八主晶体管T74的栅极电连接至所述第一反相器12的输出端K(N)，所述第八主晶体管T74的源极电连接至所述第二反相器13的输出端132(N)，所述第八主晶体管T74的漏极电连接至所述第六辅晶体管T82的漏极。所述第五辅晶体管T81的栅极和源极电连接至一高电平信号端VDD，所述第五辅晶体管T81的漏极电连接至所述第六辅晶体管T82的栅极，所述第六辅晶体管T82的源极电连接至所述高电平信号端VDD，所述第六辅晶体管T82的漏极电连接至所述第八辅晶体管T84的源极。所述第七辅晶体管T84的栅极电连接至所述第一反相器12的输出端K(N)，所述第七辅晶体管T84的源极电连接至所述第五辅晶体管T81的漏极，所述第七辅晶体管T84的漏极电连接至低电平信号端VSS1。所述第八辅晶体管T84的栅极电连接至第一反相器12的输出端K(N)，所述第八辅晶体管T84的源极电连接至所述第六辅晶体管T82的漏极，所述第八辅晶体管T84的漏极电连接至所述低电平信号端VSS1。
[0056] 所述第三反相器14仅包括第十主晶体管T32、第十二主晶体管T34、第九辅晶体管T41、第十辅晶体管T42、第十一辅晶体管T43及第十二辅晶体管T44。所述第十主晶体管T32、所述第十二主晶体管T34、所述第九辅晶体管T41、所述第十辅晶体管T42、所述第十一辅晶体管T43及所述第十二辅晶体管T44分别包括栅极、源极和漏极。所述第十主晶体管T32的栅极电连接所述第九辅晶体管T41的漏极，所述第十主晶体管T32的源极电连接一高电平信号端VDD，所述第十主晶体管T32的漏极电连接至级间传递节点ST(N)。所述第十二主晶体管T34的栅极电连接至所述第一反相器12的输出端K(N)，所述第十二主晶体管T34的源极电连接至所述级间传递节点ST(N)，所述第十二主晶体管T34的漏极电连接至所述第十辅晶体管T42的漏极。所述第九辅晶体管T41的栅极和源极电连接至一高电平信号端VDD，所述第九辅晶体管T41的漏极电连接至所述第十辅晶体管T42的栅极，所述第十辅晶体管T42的源极电连接至所述高电平信号端VDD，所述第十辅晶体管T42的漏极电连接至所述第十二辅晶体管T44的源极。所述第十一辅晶体管T43的栅极电连接至所述第一反相器12的输出端K(N)，所述第十一辅晶体管T43的源极电连接至所述第九辅晶体管T41的漏极，所述第十一辅晶体管T43的漏极电连接至低电平信号端VSS2。所述第十二辅晶体管T44的栅极电连接至第一反相器12的输出端K(N)，所述第十二辅晶体管T44的源极电连接至所述第十辅晶体管T42的漏极，所述第十二辅晶体管T44的漏极电连接至所述低电平信号端VSS2。
[0057] 请参阅图14，图14为本发明第八较佳实施方式的移位寄存器电路的第N级移位寄存子电路的具体电路结构示意图。本实施方式的第N级移位寄存子电路的具体电路结构中的时钟信号输出控制电路110与图12中所示的第六较佳实施方式中的时钟信号输出控制电路110的结构相同，在此不再赘述。所述第一反相器12和所述第二反相器13包括相同的元件。所述第三反相器14中所包括的元件与所述第一反相器12以及所述第二反相器13中所包括的元件不同。本实施方式中的第一反相器12中仅包括第二主晶体管T52、第四主晶体管T54、第一辅晶体管T61、第二辅晶体管T62、第三辅晶体管T63及第四辅晶体管T64。所述第二主晶体管T52、所述第四主晶体管T54、所述第一辅晶体管T61、所述第二辅晶体管T62、所述第三辅晶体管T63及所述第四辅晶体管T64分别包括栅极、源极和漏极。所述第二主晶体管T52的栅极电连接至所述第一辅晶体管T61的漏极，所述第二主晶体管T52的源极电连接至一高电平信号端VDD，用于接收一高电平信号，所述第二主晶体管T52的漏极电连接至所述第一反相器12的输出端K(N)。所述第四主晶体管T54的栅极电连接至所述第一反相器12的输入端P(N)，所述第四晶体管T54的源极电连接至所述第一反相器12的输出端K(N)，所述第四主晶体管T54的漏极电连接至所述第二辅晶体管T62的漏极。所述第一辅晶体管T61的栅极和源极电连接至所述高电平信号端VDD，用于接收一高电平信号，所述第一辅晶体管T61的漏极电连接至所述第二辅晶体管T62的栅极，所述第二辅晶体管T62的源极电连接至所述高电平信号端VDD，用于接收一高电平信号，所述第二辅晶体管T62的漏极电连接至所述第四辅晶体管T64的源极。所述第三辅晶体管T63的栅极电连接至所述第一反相器12的输入端P(N)，所述第三辅晶体管T63的源极电连接至所述第一辅晶体管T61的漏极，所述第三辅晶体管T63的漏极电连接至所述低电平信号端VSS1。所述第四辅晶体管T64的栅极电连接至所述第一反相器12的输入端P(N)，所述第四辅晶体管T64的源极电连接至所述第二辅晶体管T62的漏极，所述第四辅晶体管T64的漏极电连接至所述低电平信号端VSS1。
[0058] 所述第二反相器13仅包括第六主晶体管T72、第八主晶体管T74、第五辅晶体管T81、第六辅晶体管T82、第七辅晶体管T84和第八辅晶体管T84。所述第六主晶体管T72、所述第八主晶体管T74、所述第五辅晶体管T81、所述第六辅晶体管T82、所述第七辅晶体管T84和所述第八辅晶体管T84分别包括栅极、源极和漏极。所述第六主晶体管T72的栅极电连接所述第五辅晶体管T81的漏极，所述第六主晶体管T72的源极电连接一高电平信号端VDD，所述第六主晶体管T72的漏极电连接至第二反相器13的输出端132(N)。所述第八主晶体管T74的栅极电连接至所述第一反相器12的输出端K(N)，所述第八主晶体管T74的源极电连接至所述第二反相器13的输出端132(N)，所述第八主晶体管T74的漏极电连接至所述第六辅晶体管T82的漏极。所述第五辅晶体管T81的栅极和源极电连接至一高电平信号端VDD，所述第五辅晶体管T81的漏极电连接至所述第六辅晶体管T82的栅极，所述第六辅晶体管T82的源极电连接至所述高电平信号端VDD，所述第六辅晶体管T82的漏极电连接至所述第八辅晶体管T84的源极。所述第七辅晶体管T84的栅极电连接至所述第一反相器12的输出端K(N)，所述第七辅晶体管T84的源极电连接至所述第五辅晶体管T81的漏极，所述第七辅晶体管T84的漏极电连接至低电平信号端VSS1。所述第八辅晶体管T84的栅极电连接至第一反相器12的输出端K(N)，所述第八辅晶体管T84的源极电连接至所述第六辅晶体管T82的漏极，所述第八辅晶体管T84的漏极电连接至所述低电平信号端VSS1。
[0059] 所述第三反相器14包括第十主晶体管T32、第十二主晶体管T34、第十辅晶体管T42和第十二辅晶体管T44。所述第十主晶体管T32、所述第十二主晶体管T34、所述第十辅晶体管T42和所述第十二辅晶体管T44分别包括栅极、源极和漏极。所述第十主晶体管T32的栅极电连接所述第二反相器13中所述第六主晶体管T72的栅极，所述第十主晶体管T32源极电连接一高电平信号端VDD，所述第十主晶体管T32的漏极电连接一级间传递节点ST(N)。所述第十二主晶体管T34的栅极电连接第一反相器12的输出端K(N)，所述第十二主晶体管T34的源极电连接所述级间传递节点ST(N)，所述第十二主晶体管T34的漏极电连接至所述第十辅晶体管T42的漏极。所述第十辅晶体管T42的栅极电连接至所述第二辅晶体管T32的栅极，所述第十辅晶体管T42的源极电连接所述高电平信号端VDD，所述第十辅晶体管T42的漏极电连接至所述第十二辅晶体管T44的源极，所述第十二辅晶体管T44的栅极电连接至所述第一反相器12的输出端K(N)，所述第十二辅晶体管T44的漏极电连接所述低电平信号端VSS2，以接收一低电平信号。
[0060] 以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
