用于改进的RRAM可靠性的金属线连接件、包括它的半导体布置及其制造方法

摘要

一种集成电路器件包括RRAM单元的阵列、用于RRAM单元的阵列的位线的阵列以及用于RRAM单元的阵列的源极线的阵列。源极线和位线都位于RRAM单元之上的金属互连层中。从而提供了具有比传统的引线尺寸更高的源极线，这使复位速度增大了约一个数量级。结果，RRAM晶体管的寿命和RRAM器件的耐久性提高了类似的程度。本发明提供用于改进的RRAM可靠性的金属线连接件、包括它的半导体布置及其制造方法。

权利要求

1.一种集成电路器件，包括：

RRAM单元的阵列；

位线的阵列，连接至所述RRAM单元的阵列，每条所述位线具有第一截面面积，所述第一截面面积为所述位线的宽度与厚度的乘积；以及源极线的阵列，用于所述RRAM单元的阵列，每条所述源极线具有第二截面面积，所述第二截面面积为所述源极线的宽度与厚度的乘积；

其中，所述第二截面面积大于所述第一截面面积；以及所述源极线和所述位线配置为运载用于使所述RRAM单元置位和复位的电流。

2.根据权利要求1所述的集成电路器件，还包括：晶体管的阵列，与所述RRAM单元一一对应，所述晶体管包括源极区、漏极区和栅电极；

其中，所述源极区连接至所述源极线；以及所述漏极区连接至所述RRAM单元。

3.根据权利要求2所述的集成电路器件，还包括：字线的阵列，配置为用于寻址所述RRAM单元；

其中，所述字线连接至所述栅电极。

4.根据权利要求3所述的集成电路器件，还包括：衬底；

多个金属互连层，位于所述衬底之上的多个高度处；

其中，所述RRAM单元的阵列位于两个所述金属互连层之间；

所述源极线位于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中；

所述位线位于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中；以及所述字线位于所述衬底之上的没有所述RRAM单元的阵列高的金属互连层中。

5.根据权利要求1所述的集成电路器件，还包括：衬底；

多个金属互连层，位于所述衬底之上的多个高度处；

其中，所述RRAM单元的阵列位于两个所述金属互连层之间；以及所述源极线位于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中。

6.根据权利要求5所述的集成电路器件，其中：所述位线连接至所述RRAM单元的顶电极；以及所述位线位于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中。

7.根据权利要求6所述的集成电路器件，其中：所述源极线位于形成有所述位线的所述金属互连层之上的金属互连层中。

8.根据权利要求7所述的集成电路器件，其中，至少两个金属互连层形成在所述RRAM单元的阵列下方。

9.根据权利要求8所述的集成电路器件，还包括：晶体管的阵列，形成在所述金属互连层下方的所述衬底上，所述晶体管包括源极区、漏极区和栅电极；

其中，所述晶体管的源极区连接至所述源极线；以及所述晶体管的漏极区连接至所述RRAM单元的底电极。

10.根据权利要求9所述的集成电路器件，其中，至少四个金属互连层形成在所述RRAM单元的阵列下方。

11.根据权利要求1所述的集成电路器件，还包括：衬底，具有表面；以及

多个金属互连层，位于所述衬底的表面之上；

其中，所述RRAM单元的阵列位于两个所述金属互连层之间；

所述RRAM单元包括顶电极、底电极和位于所述顶电极和所述底电极之间的RRAM介电层；

所述位线连接至所述顶电极；

所述底电极连接至位于所述衬底的表面上的第一接触件；以及所述源极线连接至位于所述衬底的表面上的第二接触件。

12.根据权利要求11所述的集成电路器件，其中，所述源极线位于所述衬底的表面之上的比所述RRAM单元的阵列更高的金属互连层中。

13.根据权利要求11所述的集成电路器件，其中，所述源极线位于所述衬底的表面之上的比所述位线更高的金属互连层中。

14.一种使具有顶电极和底电极的RRAM单元复位的方法，包括将所述顶电极连接至位线；

将所述底电极连接至源极线，所述源极线具有比所述位线更低的薄层电阻；以及驱动所述源极线的电压以发送通过所述RRAM单元的电流脉冲；

其中，所述电流脉冲使所述RRAM单元复位。

15.根据权利要求14所述的方法，其中：所述底电极通过具有栅极的晶体管连接至所述源极线；以及将所述底电极连接至所述源极线包括驱动所述栅极的电压。

16.一种制造集成电路器件的方法，包括：使半导体衬底通过前段制程处理；

在所述半导体衬底上方形成第一组金属互连层；

在所述第一组金属互连层上方形成RRAM单元；以及在所述第一组金属互连层和所述RRAM单元上方形成第二组金属互连层；

其中，形成所述第二组金属互连层包括形成用于使所述RRAM单元置位和复位的位线和源极线，其中，所述第一组金属互连层中的金属互连层具有比形成有源极线的金属互连层更低的厚度。

17.根据权利要求16所述的方法，其中：使所述半导体衬底通过前段制程处理包括在所述衬底上形成接触件；以及形成所述第一组金属互连层包括形成将所述源极线和所述RRAM单元连接至所述接触件的通孔。

18.根据权利要求16所述的方法，其中，在形成所述源极线之前形成所述位线。

19.根据权利要求16所述的方法，其中，所述第一组金属互连层包括至少四个金属互连层。

说明书

用于改进的RRAM可靠性的金属线连接件、包括它的半导体布

置及其制造方法

[0001] 优先权要求和交叉引用

[0002] 本申请要求于2013年12月27日提交的美国临时申请第61/921148号的权益。

技术领域

[0003] 本发明涉及具有电阻式随机存取存储器的集成电路器件、制造这些器件的方法和操作这些器件的方法。

背景技术

[0004] 电阻式随机存取存储器(RRAM)具有简单的结构、低工作电压、高速、良好耐久性以及CMOS工艺兼容性。RRAM是为传统的闪速存储器提供小尺寸替代的最具前景的替代方式并且正在寻求在诸如光盘和非易失性存储器阵列的器件中的广泛应用。

[0005] RRAM单元将数据存储在材料层内，可以诱导材料层经历相变。可以在所有的或部分的层内诱导相变以在高电阻状态和低电阻状态之间进行切换。电阻状态可以被查询并解释为表示“0”或“1”。

[0006] 在典型的RRAM单元中，数据存储层包括非晶金属氧化物。在施加足够的电压后，则金属桥被诱导为形成在整个数据存储层上，这产生低电阻状态。可以使金属桥断裂，并且通过施加使所有或部分的金属结构熔化或分解的短高电流密度脉冲来恢复高电阻状态。数据存储层迅速冷却并且保持在高电阻状态直到再次诱导低电阻状态。通常在前段制程(FEOL)处理之后形成RRAM单元。在典型的设计中，在一对金属互连层之间形成RRAM单元的阵列。

发明内容

[0007] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种集成电路器件，包括：RRAM单元的阵列；位线的阵列，连接至所述RRAM单元的阵列，每条所述位线具有第一截面面积；以及源极线的阵列，用于所述RRAM单元的阵列，每条所述源极线具有第二截面面积；其中，所述第二截面面积大于所述第一截面面积；以及所述源极线和所述位线配置为运载用于使所述RRAM单元置位和复位的电流。

[0008] 在上述集成电路器件中，还包括：晶体管的阵列，与所述RRAM单元一一对应，所述晶体管包括源极区、漏极区和栅电极；其中，所述源极区连接至所述源极线；以及所述漏极区连接至所述RRAM单元。

[0009] 在上述集成电路器件中，还包括：字线的阵列，配置为用于寻址所述RRAM单元；其中，所述字线连接至所述栅电极。

[0010] 在上述集成电路器件中，还包括：衬底；多个金属互连层，位于所述衬底之上的多个高度处；其中，所述RRAM单元的阵列位于两个所述金属互连层之间；所述源极线位于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中；所述位线位于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中；以及所述字线位于所述衬底之上的没有所述RRAM单元的阵列高的金属互连层中。

[0011] 在上述集成电路器件中，还包括：衬底；多个金属互连层，位于所述衬底之上的多个高度处；其中，所述RRAM单元的阵列位于两个所述金属互连层之间；以及所述源极线位于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中。

[0012] 在上述集成电路器件中，其中：所述位线连接至所述RRAM单元的顶电极；以及所述位线位于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中。

[0013] 在上述集成电路器件中，其中：所述源极线位于形成有所述位线的所述金属互连层之上的金属互连层中。

[0014] 在上述集成电路器件中，其中，至少两个金属互连层形成在所述RRAM单元的阵列下方。

[0015] 在上述集成电路器件中，还包括：晶体管的阵列，形成在所述金属互连层下方的所述衬底上，所述晶体管包括源极区、漏极区和栅电极；其中，所述晶体管的源极区连接至所述源极线；以及所述晶体管的漏极区连接至所述RRAM单元的底电极。

[0016] 在上述集成电路器件中，其中，至少四个金属互连层形成在所述RRAM单元的阵列下方。

[0017] 在上述集成电路器件中，还包括：衬底，具有表面；以及多个金属互连层，位于所述衬底的表面之上；其中，所述RRAM单元的阵列位于两个所述金属互连层之间；所述RRAM单元包括顶电极、底电极和位于所述顶电极和所述底电极之间的RRAM介电层；所述位线连接至所述顶电极；所述底电极连接至位于所述衬底的表面上的第一接触件；以及所述源极线连接至位于所述衬底的表面上的第二接触件。

[0018] 在上述集成电路器件中，其中，所述源极线位于所述衬底的表面之上的比所述RRAM单元的阵列更高的金属互连层中。

[0019] 在上述集成电路器件中，其中，所述源极线位于所述衬底的表面之上的比所述位线更高的金属互连层中。

[0020] 根据本发明的另一方面，还提供了一种使具有顶电极和底电极的RRAM单元复位的方法，包括将所述顶电极连接至位线；将所述底电极连接至源极线，所述源极线具有比所述位线更低的薄层电阻；以及驱动所述源极线的电压以发送通过所述RRAM单元的电流脉冲；其中，所述电流脉冲使所述RRAM单元复位。

[0021] 在上述方法中，其中：所述底电极通过具有栅极的晶体管连接至所述源极线；以及将所述底电极连接至所述源极线包括驱动所述栅极的电压

[0022] 根据本发明的又一方面，还提供了一种制造集成电路器件的方法，包括：使半导体衬底通过前段制程处理；在所述半导体衬底上方形成第一组金属互连层；在所述第一组金属互连层上方形成RRAM单元；以及在所述第一组金属互连层和所述RRAM单元上方形成第二组金属互连层；其中，形成所述第二组金属互连层包括形成用于使所述RRAM单元置位和复位的位线和源极线。

[0023] 在上述方法中，其中，所述第一组金属互连层中的金属互连层具有比形成有源极线的金属互连层更低的厚度。

[0024] 在上述方法中，其中：使所述半导体衬底通过前段制程处理包括在所述衬底上形成接触件；以及形成所述第一组金属互连层包括形成将所述源极线和所述RRAM单元连接至所述接触件的通孔。

[0025] 在上述方法中，其中，在形成所述源极线之前形成所述位线。

[0026] 在上述方法中，其中，所述第一组金属互连层包括至少四个金属互连层。

附图说明

[0027] 当结合附图进行阅读时，从以下详细描述可以最佳理解本发明的方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺寸可以任意增大或缩小。

[0028] 图1示出了根据本发明的一些实施例的RRAM器件。

[0029] 图2A至图2C示出了根据本发明的一些实施例的适用于RRAM器件的一些示例性引线尺寸。

[0030] 图3是示出根据本发明的一些实施例的使RRAM单元置位的方法的流程图。

[0031] 图4是示出根据本发明的一些实施例的当RRAM单元经历RRAM单元置位工艺时RRAM单元两端的电压和通过RRAM单元的电流的曲线。

[0032] 图5是示出根据本发明的一些实施例的使RRAM单元复位的方法的流程图。

[0033] 图6是示出根据本发明的一些实施例的当RRAM单元经历RRAM单元复位工艺时RRAM单元两端的电压和通过RRAM单元的电流的曲线。

[0034] 图7是示出根据本发明的一些实施例的RRAM器件制造方法的流程图。

[0035] 图8至图10示出了根据本发明的一些实施例的在制造RRAM器件的多个中间阶段的截面图。

[0036] 图11至图15示出了根据本发明的一些实施例的在制造RRAM单元的多个中间阶段的截面图。

[0037] 图16至图17示出了根据本发明的一些其他实施例的在制造RRAM器件的多个中间阶段的截面图。

具体实施方式

[0038] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述的各个实施例和/或结构之间的关系。

[0039] 此外，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文中使用的空间相对描述符可以同样地作出相应的解释。

[0040] 随着集成电路的密度增大，金属互连层中的引线的电阻电容(RC)延迟已经开始对集成电路性能产生重大影响。现代的集成电路(IC)通过使用铜代替铝和使用低k电介质代替SiO2来降低金属互连层中的RC延迟。也通过按比例缩小以使用更厚的引线来制造更长的连接件来降低RC延迟。

[0041] 通过改变金属互连层中的引线厚度和宽度来实现按比例缩小。最接近衬底的最低金属互连层具有最薄和最窄的引线。最低层中的引线具有最高的RC延迟并且用于制造局部互连件。随着额外的金属互连层的添加，引线厚度、宽度和间隔逐渐增大。最顶端的金属互连层具有最厚、最宽和最粗糙地间隔开的引线。最上面的层具有最低的RC延迟并且用于功率和时钟分布以及用于全局信号布线。

[0042] 现代的集成电路通常包括具有复杂的相互关系的数以千计的部件。由于这种复杂性，通常由电子设计自动化(EDA)的工艺中的计算机来确定金属互连层中的引线的布局和布线。通常地，非常大量的不同电路设计可以满足提供给EDA程序的功能规格。除了基本的设计限制外，存在各种不同的性能目标，其涉及诸如性能、功率、信号完整性、可靠性和良率的问题。因为评估限制和目标函数的大量的可能性和计算需求，所以指定最优设计的问题是在数学上棘手。数学上棘手意味着存在最优条件，但是在可行的时间内不能确定。因此，尽管EDA寻求最优的解决方案，但是，寻找解决方案必定受到在实际时间限制内达成解决方案的设计规则的限制。

[0043] 已经确定，具有1T1R架构的RRAM器件(为每个RRAM单元提供一个晶体管)的耐久性通常受到晶体管的寿命的限制。已经进一步确定，晶体管寿命(age)主要在复位操作期间。由于体效应，复位操作在晶体管栅极上需要远高于置位操作的电压。已经发现，降低源极线的薄层电阻提供了复位速度的出乎意料地大幅增加。例如，通过将源极线从传统的引线尺寸(第二金属互连层(M2)中的引线的尺寸)增大至第六金属互连层(M6)中的引线的尺寸，复位操作所需的时间可以降低约一个数量级。RRAM晶体管的寿命和RRAM器件的耐久性可以随之增加约一个数量级。

[0044] 图1提供了根据本发明的一些实施例的集成电路器件100的图示。集成电路器件100包括半导体衬底101和形成在衬底101上方的多个金属互连层131(M1至M6)。可以在这些金属互连层131的其中一层中、这些层的两个之间或较高的层中形成RRAM单元125。在大多数实施例中，RRAM单元125形成在第四(M4)金属互连层131之上以满足对热预算的限制。如图1所示，在一些实施例中，RRAM单元125形成在第四(M4)金属互连层131和第五(M5)金属互连层131之间。

[0045] RRAM单元125是形成存储块的RRAM单元125的阵列中的一个。在RRAM单元125之上的金属互连层131中形成用于在存储块中寻址RRAM单元125的位线133。在图1的实施例中，在第五(M5)金属互连层131中形成位线133。在大多数实施例中，位线133通过通孔129连接至RRAM单元125的顶电极127。

[0046] 在衬底101上形成用于选择RRAM单元125的开关器件。在图1的实施例中，开关器件是晶体管105。这是具有1T1R架构的代表性实施例。在一些实施例中，开关器件是二极管并且架构是1D1R。在一些实施例中，开关器件是双极结型晶体管并且架构是1BJT1R。在一些实施例中，开关器件是双极开关并且架构是1S1R。

[0047] 在图1的实施例中，晶体管105是由隔离区103分隔开的晶体管105的阵列中的一个。晶体管105包括源极区107、漏极区113、栅极111和栅极电介质109。漏极区113通过接触插塞115、形成在第一至第四(M1至M4)金属互连层131中的通孔119和形成在这些金属互连层131之间的通孔117连接至RRAM单元125的底电极123。在第三(M3)金属互连层131中形成用于开关晶体管105的字线135。

[0048] 源极线137供应用于使RRAM单元125复位的电流脉冲。在器件100中，源极线137通过接触插塞145、形成在第一至第五(M1至M5)金属互连层131中的通孔143和形成在这些金属互连层131之间的通孔141连接至源极区107。通过传统的设计规则，源极线137将位于第二(M2)金属互连层131中并且将具有比位线133更低的截面面积。根据本发明的一些实施例，源极线137的截面面积大于或等于位线133的截面面积。在大多数实施例中，源极线137的截面面积大于位线133的截面面积。在大多数实施例中，在RRAM单元125之上的金属互连层131中形成源极线137。在大多数实施例中，在形成位线133的金属互连层131之上的金属互连层131中形成源极线137。在图1的实施例中，在第六(M6)金属互连层131中形成源极线137。

[0049] 在大多数实施例中，金属互连层131是按比例缩小的布置。在按比例缩小的布置中，每个金属互连层131内的导线的平均(mean)、模式(mode)或最大截面面积随着衬底101之上的高度的增加而增加。金属互连层131内的导线宽度通常是均匀的，从而在大多数实施例中，用于特定金属互连层131内的导线的平均、模式和最大截面面积都大约相等。

[0050] 在一些实施例中，一些邻近的金属互连层131的导线的平均、模式和最大截面面积可以相同。在大多数实施例中，相比于其他金属互连层131，一些金属互连层131的导线的平均、模式或最大截面面积更大，并且具有较大的平均、模式或最大截面面积的金属互连层131位于具有较小的平均、模式或最大截面面积的金属互连层131之上。在一些实施例中，导线的截面为大约矩形，从而截面面积是厚度与宽度的乘积。厚度指的是与衬底101垂直或基本上垂直的尺寸。宽度指的是与衬底101平行或基本上平行的尺寸，并且在一些实施例中，宽度与长度的区别在于：对于称为导线的结构，长度远远大于宽度。通过增大宽度、增大厚度或增大宽度和厚度可以实现截面面积的增大。在大多数实施例中，薄层电阻与截面面积成反比。

[0051] 图2A至2C示出了根据本发明的一些实施例的导线153、155和157。导线153、155和157分别具有宽度153W、155W和157W以及厚度153T、155T和157T。在一些实施例中，在第二(M2)金属互连层131中形成导线153。预期现有技术的EDA程序将源极线布局在M2中。在一些实施例中，在第三(M3)金属互连层131中形成导线153。在一些实施例中，导线153是字线(WL)135。在一些实施例中，在第五(M5)金属互连层131中形成导线155。在一些实施例中，导线155是位线(BL)133。在一些实施例中，在第六(M6)金属互连层131中形成导线157。在一些实施例中，导线157是源极线(SL)137。下表提供了根据本发明的一些实施例的这些导线的相对尺寸和截面面积的范围：

[0052]层级比较 线比较 尺寸比较 比率范围
M5与M2 BL与WL 厚度 1.4至2.5
M5与M2 BL与WL 宽度 1.5至3.0
M5与M2 BL与WL 截面面积 2.0至6.0
M6与M5 SL与BL 厚度 1.1至1.4
M6与M5 SL与BL 宽度 1.0至1.3
M6与M5 SL与BL 截面面积 1.1至1.8
M6与M2 SL与WL 厚度 1.5至3.0
M6与M2 SL与WL 宽度 1.5至4.0
M6与M2 SL与WL 截面面积 2.2至10.0

[0053] 根据本发明的一些实施例，与如果根据传统的设计规则配置或定位源极线137时的截面面积和薄层电阻相比，将源极线137布局在第四(M4)金属互连层131之上由于两个以上的因素增大了其截面面积并且降低了其薄层电阻。在一些实施例中，源极线137的截面面积等于位线133的截面面积。在大多数实施例中，源极线137的截面面积大于位线133的截面面积。在一些实施例中，位线133和RRAM单元125位于或形成在含有源极线137和字线135的金属层互连层131之间的层中。在大多数实施例中，字线135位于位线133和RRAM单元125下方。

[0054] 位线133、字线135和源极线137用于使RRAM单元125置位和复位。图3提供了用于使RRAM单元125置位的工艺300的实例。工艺300包括步骤301，将源极线137设置为参考电压，参考电压通常为接地电压，步骤303，将字线135设置为足以使晶体管105导通的偏压，以及步骤305，对位线133施加脉冲以提供如图4所示的电压电流周期。在大多数实施例中，1.4V的偏压足以使用于置位操作300的晶体管105导通。

[0055] 图5提供了用于使RRAM单元125复位的工艺310的实例。工艺310包括步骤311，将位线133设置为参考电压，参考电压通常为接地电压，步骤313，将字线135设置为足以使晶体管105导通的偏压，以及步骤315，对源极线137施加脉冲以提供如图6所示的电压电流周期。在大多数实施例中，使用于复位操作310的晶体管105导通需要2V(例如，2.4V)以上的偏压。
如图4和6图所示，复位操作310比置位操作300需要更高的振幅脉冲。示出的电压为单元125两端的电压。步骤303和313对位线133或源极线137施加具有稍微较高电压的脉冲以克服这些线的寄生电阻。提供具有比位线133更低的薄层电阻的源极线137使得置位和复位操作的脉冲需求几乎相等。

[0056] 图7提供了根据本发明的另一些实施例的用于形成RRAM单元125(为一个实例)的工艺200的流程图。根据本发明的一些实施例，工艺200可以形成RRAM器件100。图8至图10和图16至图17示出了根据本发明的一些实施例的在RRAM器件100的制造的中间阶段的RRAM器件100。图11至图15示出了根据本发明的一些实施例的在形成图126中识别的区域126内的RRAM单元125和结构的各个阶段的截面图。

[0057] 工艺200开始于前段制程(FEOL)处理210。FEOL处理210包括形成用于选择RRAM单元125的开关器件。在图7的实例中，FEOL处理210包括步骤211，在衬底101中形成隔离区103，步骤213，在衬底101上形成晶体管105，步骤215，使晶体管105的源极区107和漏极区
113自对准硅化(saliciding)，以及步骤217，形成源极接触件145和漏极接触件115。图8示出了直接在FEOL处理210之后的器件100。

[0058] 工艺200继续进行步骤220，形成器件100的如图9所示的第一至第四(M1至M4)金属互连层131。步骤220包括步骤221，形成字线135。在大多数实施例中，在第一(M1)至第三(M3)金属互连层131中的一层中形成字线135。如图9所示，在一些实施例中，在第三(M3)金属互连层131中形成字线135。

[0059] 金属互连层131包括电介质139的矩阵(matrices)中的导线和通孔。导线和通孔可以由任意导电材料形成。在一些实施例中，对于位于第一(M1)之上的所有金属互连层131，导电材料是铜。电介质139可以是任何合适的电介质并且可以包括不同电介质的多个层。在大多数实施例，电介质139是低K电介质。在一些实施例中，电介质139是极低K电介质。极低K电介质是介电常数为约2.1以下的材料。极低K电介质通常由具有20％以上的空隙(气孔或气隙)的低K介电材料形成。在大多数实施例中，在第一(M1)至第四(M4)金属互连层131的每层上方形成电介质蚀刻停止层121。在大多数实施例中，通过镶嵌或双镶嵌工艺形成金属互连层131。

[0060] 工艺200继续进行形成RRAM单元125的一系列步骤230。这些步骤的第一步骤是形成孔124，通过孔124，RRAM单元125可以形成如图10和图11所示的具有位于下面的金属互连层131中的通孔119的接触件。可以通过电介质139，或仅通过如图所示的蚀刻停止层121形成孔124。

[0061] 一系列的步骤230继续进行步骤233，形成RRAM堆叠件160，由RRAM堆叠件160形成RRAM单元125。在一些实施例中，在步骤233之前用导电材料填充孔124以制成底电极通孔。在其他实施例中，如图12所示，RRAM堆叠件160形成在孔124上方并且填充孔124。在大多数实施例中，如图12所示，RRAM堆叠件160包括扩散阻挡层161、底电极层163、RRAM介电层165、覆盖层167和顶电极层169。这些层的顺序用于位线133连接至顶电极层169的情况。在包括覆盖层167的情况下，位线可被识别为连接在RRAM介电层165的与覆盖层167相同侧上的寻址线。

[0062] 扩散阻挡层161是可选择层。可以包括扩散阻挡层161以防止底电极层163受到来自诸如通孔119的底部接触件的材料的污染。在包括扩散阻挡层161的一些实施例中，底部接触件是铜，并且底电极层163是易于受到铜的污染的材料。在一些这样的实施例中，底电极层163是TiN。扩散阻挡层161可以具有任何合适的组成并且可以通过任何合适的工艺形成。在大多数实施例中，扩散阻挡层161是选自由Al、Mn、Co、Ti、Ta、W、Ni、Sn、Mg组成的组的金属的导电氧化物、氮化物或氮氧化物。在一些实施例中，扩散阻挡层161是TaN。扩散阻挡层161可以具有任何合适的厚度。合适的厚度足够大以提供有效的扩散阻挡，同时不会太大而引起过大的电阻。在大多数实施例中，扩散阻挡层161的厚度在从 至 的范围内。在一些实施例中，扩散阻挡层161的厚度在从 至 的范围内，例如，

[0063] 底电极层163可以具有任何合适的组成并且可以通过任何合适的工艺形成。合适的组成的实例包括但不限于金属、金属氮化物和掺杂的多晶硅。在一些实施例中，底电极层163是金属。例如，金属可以是Al、Ti、Ta、Au、Pt、W、Ni、Ir或Cu。在一些实施例中，底电极层
163是金属氮化物。例如，金属氮化物可以是TaN。在一些实施例中，底电极层163是掺杂的多晶硅。掺杂的多晶硅可以是p+掺杂的多晶硅或n+掺杂的多晶硅。在大多数实施例中，底电极层163的厚度在从 至 的范围内。在一些实施例中，底电极层163的厚度在从
至 的范围内，例如，

[0064] RRAM电介质165可以是适用于RRAM单元的数据存储层的任何材料。适用于RRAM单元的数据存储层的材料是可以被诱导以在高电阻状态和低电阻状态之间经历可逆相变的材料。在一些实施例中，相变发生在非晶态和金属态之间。相变可以伴随着或涉及化学组成的变化。例如，非晶金属氧化物在其经历相变至金属态时可以失去氧。氧可以存储在仍然处于非晶态的RRAM电介质165的一部分中或存储在邻近的层中。尽管描述为电介质，但是只有低电阻状态需要为电介质。在大多数实施例中，当处于低电阻状态时，RRAM电介质165是高k电介质。在一些实施例中，RRAM电介质165是过渡金属氧化物。可以适用于RRAM电介质165的材料的实例包括NiOx、TayOx、TiOx、HfOx、TayOx、WOx、ZrOx、AlyOx和SrTiOx。在大多数实施例中，RRAM电介质165的厚度在从 至 的范围内。在一些实施例中，RRAM电介质165的厚度在从 至 的范围内，例如，

[0065] 覆盖层167是可选择的。在一些实施例中，覆盖层167提供了促进RRAM电介质165内的相变的储氧功能。在一些实施例中，覆盖层167是氧浓度相对较低的金属或金属氧化物。可以适用于覆盖层167的金属的实例包括Ti、Hf、Pt和Al。可以适用于覆盖层167的金属氧化物的实例包括TiOx、HfOx、ZrOx、GeOx、CeOx。覆盖层167可以具有任何合适的厚度。在大多数实施例中，覆盖层167的厚度在从 至 的范围内。在一些实施例中，覆盖层167的厚度在从 至 的范围内，例如， 在提供覆盖层167的情况下，覆盖层167位于RRAM电
介质165的与连接位线133的侧相同的侧上。

[0066] 顶电极层169可以具有被识别为适用于底电极层163的任何组成。顶电极层169可以具有任何合适的厚度。在大多数实施例中，顶电极层169厚度在从 至 的范围内。在典型的实施例中，顶电极层169的厚度在从 至 的范围内，例如，

[0067] 形成RRAM单元125的一系列步骤230可以继续进行步骤235，图案化顶电极层169，以及步骤237，形成如图13所示的间隔件171。在大多数实施例中，图案化顶电极层169的步骤235包括持续蚀刻以穿过覆盖层167。在大多数实施例中，RRAM电介质165为图案化顶电极层169提供蚀刻停止。形成间隔件171的步骤237包括沉积间隔件材料的层并且蚀刻以形成间隔件171。间隔件171可以由任何合适的间隔件材料形成。适用于间隔件171的材料的实例包括但不限于SiN、SiON和SiO2。

[0068] 一系列步骤230继续进行步骤239，步骤239为图案化底电极层163以形成如图14所示的结构。如图14所示，图案化底电极层163可以包括图案化覆盖层161。

[0069] 工艺200继续进行步骤240，形成顶电极通孔129以形成如图15和图16所示的结构。在大多数实施例中，形成顶电极通孔129包括形成电介质的层139，图案化穿过介电层139的孔以用于顶电极通孔129，以及用金属填充孔以形成如图15和图16所示的顶电极通孔129。

[0070] 工艺200继续进行步骤250，形成第五(M5)金属互连层131以形成如图17所示的结构。在这个实例中，形成第五(M5)金属互连层131包括步骤251，形成位线133。工艺200的顺序将位线133布局在RRAM单元125之上。

[0071] 工艺200继续进行步骤250，形成第六(M6)金属互连层131以形成如图1所示的结构。在这个实例中，形成第六(M6)金属互连层131包括步骤261，形成源极线137。工艺200的顺序将源极线137布局在RRAM单元125之上以及位线133之上。随着金属互连层131的传统的按比例缩小，这使得源极线137的截面面积大于位线133的截面面积并且大于在RRAM单元125之前形成的源极线的截面面积。

[0072] 本发明的一个实施例是一种集成电路器件，其包括RRAM单元的阵列、连接至RRAM单元的阵列的位线的阵列以及用于RRAM单元的阵列的源极线的阵列。源极线和位线配置为运载用于使RRAM单元置位和复位的电流。源极线具有比位线更大的截面面积。

[0073] 本发明的另一个实施例是一种集成电路器件，其包括半导体衬底、形成在半导体衬底上方的多个金属互连层、位于两个金属互连层之间的RRAM单元、连接至RRAM单元的位线以及配置为选择性地连接至RRAM单元的源极线。源极线和位线均位于半导体衬底之上的比RRAM单元更高的金属互连层中。

[0074] 本发明的另一个实施例是一种使RRAM单元复位的方法。该方法包括将RRAM单元的顶电极连接至位线，将RRAM单元的底电极连接至源极线，源极线具有比位线更低的薄层电阻，以及驱动源极线的电压以发送通过RRAM单元的电流脉冲。电流脉冲使RRAM单元复位。

[0075] 本发明的另一个实施例是操作具有RRAM单元的集成电路器件的方法。RRAM单元具有顶电极和底电极以及高电阻状态和低电阻状态。该方法包括使RRAM单元置位成高电阻状态，并且使RRAM单元复位成低电阻状态。使RRAM单元复位成低电阻状态包括通过源极线将RRAM单元的底电极连接至源电位，同时通过位线将RRAM单元的顶电极连接至参考电位。源极线具有比位线更大的截面面积。

[0076] 本发明的另一个实施例是一种制造集成电路器件的方法。该方法包括：使半导体衬底通过前段制程处理，在衬底上方形成第一组金属互连层，在第一组金属互连层上方形成RRAM单元以及在第一组金属互连层和RRAM单元上方形成第二组金属互连层。形成第二组金属互连层包括形成用于使RRAM单元置位和复位的位线和源极线。

[0077] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文中所介绍的实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以做出多种变化、替换以及改变。