静电释放保护电路

摘要

本发明提出了一种静电释放保护电路，使用RC触发电路和传输门进行ESD的触发判断，再采用硅控整流器(SCR)进行ESD电流的释放，RC触发电路和传输门能够提高ESD的触发效率，此外，本发明中的硅控整流器可以将第一电阻和第二电阻设计很小，在正常状态下能够有效的防止闩锁(Latch‑up)效应，而且上拉管和下拉管打开时能够抑制闩锁效应。

权利要求

1.一种静电释放保护电路，其特征在于，包括：触发电路、若干个反相器、传输门、第一三极管、第二三极管、第一电阻、第二电阻、上拉管和下拉管；其中，所述触发电路为电阻、电容的串联电路，所述若干个反相器依次串联位于第一个的首反相器和位于最后一个的尾反相器，所述首反相器输入接在所述串联 电路中的电容和电阻之间，所述尾反相器的输出与所述传输门的NMOS管和上拉管的栅极相连，所述尾反相器的输入与所述传输门的PMOS管和下拉管的栅极相连；所述第一三极管的基极与所述第二三极管的集电极短接，所述第二三极管的基极与所述第一三极管的集电极短接，所述第二三极管的集电极通过所述第一电阻与所述第一三极管的发射极相连并共同接电源电压，所述第一三极管的集电极通过所述第二电阻与所述第二三极管的发射极相连并共同接地；所述传输门的第一控制端与所述上拉管的漏极和第一三极管的基极均相连，所述传输门的第二控制端与所述下拉管的漏极和第二三极管的基极均相连。

2.如权利要求1所述的静电释放保护电路，其特征在于，所述传输门由一个PMOS管和一个NMOS管并联而成。

3.如权利要求1所述的静电释放保护电路，其特征在于，所述反相器为3个，依次串联。

4.如权利要求1所述的静电释放保护电路，其特征在于，所述触发电路的电阻阻值和电容容值的乘积大小范围是0～2μS。

5.如权利要求1所述的静电释放保护电路，其特征在于，所述上拉管为PMOS晶体管，所述下拉管为NMOS晶体管。

6.如权利要求5所述的静电释放保护电路，其特征在于，正常工作时，所述传输门关闭，所述上拉管和下拉管打开。

7.如权利要求1所述的静电释放保护电路，其特征在于，当所述触发电路被ESD触发时，所述传输门导通，当所述第一三极管基极和发射极，第二三极管基极和发射极的压差超过所述第一三极管和第二三极管的阈值时，所述第一三极管和第二三极管导通形成正反馈，释放ESD电流，此时，所述上拉管和下拉管关闭。

8.如权利要求7所述的静电释放保护电路，其特征在于，所述第一三极管基极和发射极，第二三极管基极和发射极的压差由所述第一电阻和第二电阻的阻值比决定。

说明书

静电释放保护电路

技术领域

[0001] 本发明涉及集成电路设计和制造领域，尤其涉及一种静电释放保护电路。

背景技术

[0002] 随着集成电路制造工艺水平进入线宽的深亚微米时代，集成电路中的MOS元件都采用浅掺杂LDD(Lightly Doped Drain)结构，并且硅化物工艺已广泛应用于MOS元件的扩散层上。同时为了降低栅极多晶的扩散串联电阻，采用了多晶化合物的制造工艺。随着集成电路元件的缩小，MOS元件的栅极氧化层厚度越来越薄，这些制造工艺的改进可大幅度提高集成电路内部的运算速度，并可提高电路的集成度。但是这些改进带来了一个很大的弊端，即深亚微米集成电路更容易遭受到静电放电(ESD，Electro Static Discharge)冲击而失效，从而造成产品的可靠性下降。

[0003] ESD是指一定量的电荷从一个物体(例如人体)转移到另一个物体上(例如芯片)的过程。目前对集成电路的防ESD危害要求都是以防人体静电为主，并建立了人体模型(HBM，HumanBody Model)，HMB是ESD模型中建立最早和最主要的模型之一。

[0004] 它描述的是当一个带有静电的人用手接触集成电路芯片的引脚时发生的人体向芯片引脚的放电现象。因此，ESD常常在集成电路的输入、输出单元口以及从电源到地的电路内部形成。这个过程可导致芯片在很短的时间内通过一个非常大的电流，35％以上的芯片失效是由ESD引起的。

[0005] ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意芯片引脚发生的ESD，都有适合的低阻旁路将ESD电流引入电源线，通过另外一个引脚建立ESD电流通路放电。

[0006] 请参考图1，图1为现有技术中第一种静电放电钳位单元的电路结构示意图；所述静电放电钳位单元(EC，ESD CLAMP)包括电阻R1和电容C1组成的RC触发电路、由PMOS和NMOS组成的多个反相器10和释放晶体管20，其中，释放晶体管20为NMOS，由于ESD通常为高频、高压信号，因此需要释放晶体管20的尺寸较大，占据较大的面积，不利于集成度越来越高的行业发展趋势；此外，释放晶体管20的尺寸大，导致其漏电流Ioff也会很大，影响电路正常的工作。

[0007] 请参考图2，图2为现有技术中第二中静电放电钳位单元的电路结构示意图；图2为一种硅控整流器SCR，在NWELL衬底中形成N+和P+，在PWELL衬底中形成P+和N+，并且形成两个三极管T1和T2。当ESD触发时，需要击穿PN结之后才能够进行静电释放，造成ESD触发效率低，并不敏感；而且硅控整流器还存在闩锁效应(Latch up)，存在一定风险。

发明内容

[0008] 本发明的目的在于提供一种静电释放保护电路，能够提高ESD触发效率，并且降低闩锁效应。

[0009] 为了实现上述目的，本发明提出了一种静电释放保护电路，包括：触发电路、若干个反相器、传输门、第一三极管、第二三极管、第一电阻、第二电阻、上拉管和下拉管；其中，所述触发电路为电阻、电容的串联电路，所述若干个反相器依次串联位于第一个的首反相器和位于最后一个的尾反相器，所述首反相器输入接在所述电容和电阻之间，所述尾反相器的输出与所述传输门的NMOS管和上拉管的栅极相连，所述尾反相器的输入与所述传输门的PMOS管和下拉管的栅极相连；所述第一三极管的基极与所述第二三极管的集电极短接，所述第二三极管的基极与所述第一三极管的集电极短接，所述第二三极管的集电极通过所述第一电阻与所述第一三极管的发射极相连并共同接一电源电压，所述第一三极管的集电极通过所述第二电阻与所述第二三极管的发射极相连并共同接地；所述传输门的第一控制端与所述上拉管的漏极和第一三极管的基极均相连，所述传输门的第二控制端与所述下拉管的漏极和第二三极管的基极均相连。

[0010] 进一步的，在所述的静电释放保护电路中，所述传输门由一个PMOS管和一个NMOS管并联而成。

[0011] 进一步的，在所述的静电释放保护电路中，所述反相器为3个，依次串联。

[0012] 进一步的，在所述的静电释放保护电路中，所述触发电路的电阻阻值和电容容值的乘积大小范围是0～2μS。

[0013] 进一步的，在所述的静电释放保护电路中，所述上拉管为PMOS晶体管，所述下拉管为NMOS晶体管。

[0014] 进一步的，在所述的静电释放保护电路中，正常工作时，所述传输门关闭，所述上拉管和下拉管打开。

[0015] 进一步的，在所述的静电释放保护电路中，当所述触发电路被触发时，所述传输门导通，当所述第一三极管基极和发射极，第二三极管基极和发射极的压差超过所述第一三极管和第二三极管的阈值时，所述第一三极管和第二三极管导通，泻放ESD电流，此时，所述上拉管和下拉管关闭。

[0016] 进一步的，在所述的静电释放保护电路中，所述第一三极管基极和发射极，第二三极管基极和发射极的压差由所述第一电阻和第二电阻的阻值比决定。

[0017] 与现有技术相比，本发明的有益效果主要体现在：使用RC触发电路和传输门进行ESD的触发判断，再采用硅控整流器进行ESD电流的释放，RC触发电路和传输门能够提高ESD的触发效率，此外，本发明中的硅控整流器可以将第一电阻和第二电阻设计很小，在正常状态下能够有效的防止闩锁效应，而且上拉管和下拉管打开时能够抑制闩锁效应。

附图说明

[0018] 图1为现有技术中第一种静电释放钳位单元的电路结构示意图；

[0019] 图2为现有技术中第二中静电释放钳位单元的电路结构示意图；

[0020] 图3为本发明实施例中静电释放保护电路的电路结构示意图。

具体实施方式

[0021] 下面将结合示意图对本发明的静电释放保护电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

[0022] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

[0023] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0024] 请参考图3，在本实施例中，提出了一种静电释放保护电路，包括：触发电路、若干个反相器、传输门TG、第一三极管T1、第二三极管T2、第一电阻RWell、第二电阻RSub、上拉管MP1和下拉管MN1；

[0025] 其中，所述触发电路为电阻R、电容C的串联电路，所述触发电路的电阻阻值和电容容值的乘积大小范围是0～2μS，例如是1μS；本实施例中，采用RC触发电路能够快速的判断出是否存在ESD，并且能够有效提高ESD的触发效率；

[0026] 所述若干个反相器依次串联位于第一个的首反相器100和位于最后一个的尾反相器120，在本实施例中，优选的，所述反相器为3个，分别是首反相器100、中反相器110和尾反相器120，依次串联；所述首反相器100的输入接在所述电容C和电阻R之间，所述尾反相器120的输出与所述传输门TG的NMOS管N1和上拉管MP1的栅极相连，所述尾反相器120的输入与所述传输门TG的PMOS管P1和下拉管MN1的栅极相连；所述第一三极管T1的基极与所述第二三极管T2的集电极短接，所述第二三极管T2的基极与所述第一三极管T1的集电极短接，所述第二三极管T2的集电极通过所述第一电阻RWell与所述第一三极管T1的发射极相连并共同接一电源电压VDD，所述第一三极管T1的集电极通过所述第二电阻RSub与所述第二三极管T2的发射极相连并共同接地；所述传输门TG的第一控制端与所述上拉管MP1的漏极和第一三极管T1的基极均相连，所述传输门TG的第二控制端与所述下拉管MN1的漏极和第二三极管T2的基极均相连。

[0027] 在本实施例中，所述传输门TG由一个PMOS管P1和一个NMOS管N1并联而成。所述第一电阻RWell、第一三极管T1、第二三极管T2以及第二电阻RSub组成了硅孔整流器SCR，其中，所述第一电阻RWel和第二电阻RSub为衬底的阻值，其阻值均可以做到很小，从而在正常状态下能够有效地防止闩锁效应(Latch up)；

[0028] 此外，所述上拉管MP1为PMOS晶体管，所述下拉管MN1为NMOS晶体管。

[0029] 本专利利用SCR自身寄生的RSub和RWell的连接和断开来控制SCR的触发电流。具体的，在ESD事件的状态下，传输门TG导通，有电流从VDD端经过RSub、传输门TG和RWell流到地(GND)。因此A端(所述第一三极管基极)的电压降低，B端(第二三极管基极)的电压升高，当电压差超过所述第一三极管和第二三极管的基极和发射极阈值时，SCR开启，开始释放ESD电流，此时，所述上拉管MP1和下拉管MN1关闭。

[0030] 在正常工作状态，传输门TG关闭，衬底中没有任何电流，即电阻RWell和电阻RSub中无电流，SCR不能触发，保持常闭。上拉管MP1和下拉管MN1打开。

[0031] 本发明的设计中可以把RSub和RWell设计的很小，正常状态下能够有效地防止lach-up。此外，上拉管MP1和下拉管MN1打开，又能抑制latch-up。ESD状态下A和B两端的电压是由RSub和RWell的比值决定，又能很好地触发。上拉管MP1和下拉管MN1关闭，并不影响SCR的ESD能力。

[0032] 综上，在本发明实施例提供的静电释放保护电路中，使用RC触发电路和传输门进行ESD的触发判断，再采用硅控整流器进行ESD电流的泻放，RC触发电路能够提高ESD的触发效率，此外，本发明中的硅控整流器可以将第一电阻和第二电阻设计很小，在正常状态下能够有效的防止闩锁效应，而且上拉管和下拉管打开时能够抑制闩锁效应。

[0033] 上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。