DDS中相位修正及非均匀相幅转换方法及装置

摘要

本发明公开了一种DDS中相位修正及非均匀相幅转换方法及装置，包括：相位累加器接收频率控制字并输出无精度损失的相位值；相位比较器接收相位值，对相位值进行处理输出相位值所处的象限值进而得到相位幅度转换器中的ROM的查询地址；相位幅度转换器利用查询地址，查找自身ROM中所储存的与相位值对应的幅度值，并利用象限值对幅度值进行符号修正，输出修正后的幅度值；其中ROM的存储空间所存储的幅度值为非均匀的；数字模拟转换器将上述修正值进行数字模拟转换，输出模拟信号值；低通滤波器对模拟信号值进行低通滤波输出模拟三角函数信号。本发明解决现有DDS设计中输出波形杂散过大的问题，同时降低设计难度以及成本开销。

权利要求

1.一种DDS中相位修正及非均匀相幅转换方法，其特征在于，包括：

相位累加器接收频率控制字并输出无精度损失的相位值；

相位比较器接收所述相位累加器输出的所述相位值，对所述相位值进行处理输出所述相位值所处的象限值进而得到相位幅度转换器中的ROM的查询地址；其中，所述相位比较器根据相位值wout的最高位和次高位，确定相位值wout所处的象限值，若为00则处于第一象限，

01则处于第二象限，10则处于第三象限，11则处于第四象限；而且，所述相位比较器还将处理后的相位值w'out与预设相位值w0,w1,...,wn进行比较，确定w'out处于n个区间[w0,w1),[w1,w2),...,[wn-1,wn]中哪一个，若处于区间[wi-1,wi)则输出所述ROM地址头的值(i)2，(i)2表示数值i的二进制表示，其中处理后的相位值w'out为，若处于一，三象限则仅去掉相位值wout的最高位和次高位，若处于二象限则去掉2N-1-wout的最高两位，若处于四象限则去掉2N-wout的最高两位；所述预设相位值w0,w1,...,wn利用下式确定：其中，N为相位累加器的计算位宽，n为划分的区间个数， 表示向上取整；

所述相位比较器还根据相位值所处的区间，基于下式确定查询ROM地址尾的值(addr)2，其中()2表示该值为二进制表示：其中，SUM为相位累加器输出的相位值，k为区间的缩放值， B为相位幅度转换器中的ROM的地址位宽，2B则为所述ROM的深度；进而根据所述地址头的值和该地址尾的值确定ROM的查询地址；

相位幅度转换器利用所述查询地址，查找自身ROM中所储存的与所述相位值对应的幅度值，并利用所述象限值对所述幅度值进行符号修正，输出修正后的幅度值；其中所述ROM的存储空间分为n个区间，第i个区间中的第j个存储单元所存储的所述幅度值根据下式预先计算得到并对应存储：B为ROM的地址位宽，2B为所述ROM的深度；

数字模拟转换器将上述修正值进行数字模拟转换，输出模拟信号值；

低通滤波器对所述模拟信号值进行低通滤波并输出最终的模拟三角函数信号。

2.如权利要求1所述的DDS中相位修正及非均匀相幅转换方法，其特征在于，所述相位幅度转换器利用所述象限值对所述幅度值进行符号修正，具体为：若为一，三象限则输出信号为正，若为二，四象限则输出信号为负。

3.一种DDS中相位修正及非均匀相幅转换装置，其特征在于，包括：

相位累加器，用于接收频率控制字并输出无精度损失的相位值；

相位比较器，用于接收所述相位累加器输出的所述相位值，对所述相位值进行处理输出所述相位值所处的象限值进而得到相位幅度转换器中的ROM的查询地址；

相位幅度转换器，用于利用所述查询地址，查找自身ROM中所储存的与所述相位值对应的幅度值，并利用所述象限值对所述幅度值进行符号修正，输出修正后的幅度值；其中所述ROM的存储空间分为n个区间，第i个区间中的第j个存储单元所存储的所述幅度值根据下式预先计算得到并对应存储：B为ROM的地址位宽，2B为所述ROM的深度；

数字模拟转换器，用于将上述修正值进行数字模拟转换，输出模拟信号值；

低通滤波器，用于对所述模拟信号值进行低通滤波并输出最终的模拟三角函数信号；

其中，所述相位比较器包括：

象限确定单元，用于根据相位值wout的最高位和次高位，确定相位值wout所处的象限值，若为00则处于第一象限，01则处于第二象限，10则处于第三象限，11则处于第四象限；

区间确定单元，用于将处理后的相位值w'out与预设相位值w0,w1,...,wn进行比较，确定w'out处于n个区间[w0,w1),[w1,w2),...,[wn-1,wn]中哪一个，若处于区间[wi-1,wi)则输出所述ROM地址头的值(i)2，(i)2表示数值i的二进制表示；

其中处理后的相位值w'out为，若处于一，三象限则仅去掉相位值wout的最高位和次高位，若处于二象限则去掉2N-1-wout的最高两位，若处于四象限则去掉2N-wout的最高两位；其中，所述预设相位值w0,w1,...,wn利用下式确定：其中，N为相位累加器的计算位宽，n为划分的区间个数， 表示向上取整；

所述相位比较器还根据相位值所处的区间，基于下式确定查询ROM地址尾的值(addr)2，根据所述地址头的值和该地址尾的值确定ROM的查询地址，其中()2表示该值为二进制表示：其中，SUM为相位累加器输出的相位值，k为区间的缩放值， B为相位幅度转换器中的ROM的地址位宽，2B则为所述ROM的深度；

所述相位幅度转换器利用所述象限值对所述幅度值进行符号修正，具体为：

若为一，三象限则输出信号为正，若为二，四象限则输出信号为负。

说明书

DDS中相位修正及非均匀相幅转换方法及装置

技术领域

[0001] 本发明涉及数字频率合成器领域，特别涉及一种DDS中相位修正及非均匀相幅转换方法及装置。

背景技术

[0002] 直接数字式频率合成器(DDS,Direct Digital Synthesizer)是一项关键的数字化技术。在诸多领域都有着重要的应用。与PLL相比，DDS具有极小的频率分辨率，快速且相位连续的频率转换，以及良好的线性特征和稳定性。

[0003] DDS的基本结构包括依次信号连接的相位累加器、相位幅度转换器、数字模拟转换器和低通滤波器。向DDS的相位累加器输入频率控制字K，其通过相位累加器后输出线性增长的相位值，之后相位幅度转换器将相位值转换为相应的幅度值，然后通过数模转换将数字信号转换为模拟信号，最后通过低通滤波器滤去高频杂散输出信号。其中，相位幅度转换器一般使用只读存储器(Read-Only Memory，ROM)来查表实现转换，地址输入为相位值，输出即为对应幅度值，输出频率可由式(1)计算:

[0004]

[0005] 其中，N为相位累加器的位宽。

[0006] 传统DDS设计中，ROM中存储值按照相位变化而均匀分布。如，ROM中存储相位为由0到 变化的5个幅度值，那么ROM中需要存储的5个值分别为其相位值每次递加 从(1)式中可以看到，当K＝1时，可以得到输出频率的最小值，也就是频率分辨率。在实现中为了得到较小的频率分辨率，一般将N取得较大，如32位，48位等，但是若将N位相位累加结果全部应用到相位幅度转换的ROM中则非常不现实，如若取N＝48，则需要262144G大小的存储器。因此，常用的做法是截取相位累加结果的高比特位后进行相位幅度转换的运算，这样就导致了相位截断误差。而相位截断误差则直接导致输出波形杂散增大，其根本原因在于截取相位导致计算相位与真实相位有所偏差，其偏差是一个锯齿波，也就相当于在输入相位上叠加了一个锯齿波在其上，因而导致其输出波形杂散过大。为了缓解这一问题，现有技术中在相位截断之前添加随机抖动信号，但效果依然不够理想，且添加随机抖动信号设计时需要设计随机数生成模块，设计难度增加，硬件开销大。

发明内容

[0007] 本发明的目的在于克服现有技术中所存在的上述不足，提供一种DDS中相位修正及非均匀相幅转换方法及装置，旨在解决现有DDS设计中相位截断误差所导致的输出波形杂散过大的问题，同时降低设计难度以及成本开销。

[0008] 为了实现上述发明目的，本发明采用的技术方案是：

[0009] 一种DDS中相位修正及非均匀相幅转换方法，包括：

[0010] 相位累加器接收频率控制字并输出无精度损失的相位值；

[0011] 相位比较器接收所述相位累加器输出的所述相位值，对所述相位值进行处理输出所述相位值所处的象限值进而得到相位幅度转换器中的ROM的查询地址；

[0012] 相位幅度转换器利用所述查询地址，查找自身ROM中所储存的与所述相位值对应的幅度值，并利用所述象限值对所述幅度值进行符号修正，输出修正后的幅度值；其中所述ROM的存储空间分为n个区间，第i个区间中的第j个存储单元所存储的所述幅度值根据下式预先计算得到并对应存储：

[0013] B为ROM的地址位宽，2B为所述ROM的深度；

[0014] 数字模拟转换器将上述修正值进行数字模拟转换，输出模拟信号值；

[0015] 低通滤波器对所述模拟信号值进行低通滤波并输出最终的模拟三角函数信号。

[0016] 所述相位比较器接收所述相位累加器输出的所述相位值，对所述相位值进行处理输出所述相位值所处的象限值，具体为：

[0017] 根据相位值wout的最高位和次高位，确定相位值wout所处的象限值，若为00则处于第一象限，01则处于第二象限，10则处于第三象限，11则处于第四象限。

[0018] 所述相位比较器还将处理后的相位值w'out与预设相位值w0,w1,...,wn进行比较，确定w'out处于n个区间[w0,w1),[w1,w2),...,[wn-1,wn]中哪一个，若处于区间[wi-1,wi)则输出所述ROM地址头的值(i)2，(i)2表示数值i的二进制表示；

[0019] 其中处理后的相位值w'out为，若处于一，三象限则仅去掉相位值wout的最高位和次高位，若处于二象限则去掉2N-1-wout的最高两位，若处于四象限则去掉2N-wout的最高两位。

[0020] 所述预设相位值w0,w1,...,wn利用下式确定：

[0021]

[0022] 其中，N为相位累加器的计算位宽，n为划分的区间个数， 表示向上取整。

[0023] 所述相位比较器还根据相位值所处的区间，基于下式确定查询ROM地址尾的值(addr)2，根据所述地址头的值和该地址尾的值确定ROM的查询地址，其中()2表示该值为二进制表示：

[0024]

[0025] 其中，SUM为相位累加器输出的相位值，k为区间的缩放值， B为相位幅度转换器中的ROM的地址位宽，2B则为所述ROM的深度。

[0026] 所述相位幅度转换器利用所述象限值对所述幅度值进行符号修正，具体为：

[0027] 若为一，三象限则输出信号为正，若为二，四象限则输出信号为负。

[0028] 本发明还提供一种DDS中相位修正及非均匀相幅转换装置，包括：

[0029] 相位累加器，用于接收频率控制字并输出无精度损失的相位值；

[0030] 相位比较器，用于接收所述相位累加器输出的所述相位值，对所述相位值进行处理输出所述相位值所处的象限值进而得到相位幅度转换器中的ROM的查询地址；

[0031] 相位幅度转换器，用于利用所述查询地址，查找自身ROM中所储存的与所述相位值对应的幅度值，并利用所述象限值对所述幅度值进行符号修正，输出修正后的幅度值；其中所述ROM的存储空间分为n个区间，第i个区间中的第j个存储单元所存储的所述幅度值根据下式预先计算得到并对应存储：

[0032] B为ROM的地址位宽，2B为所述ROM的深度；

[0033] 数字模拟转换器，用于将上述修正值进行数字模拟转换，输出模拟信号值；

[0034] 低通滤波器，用于对所述模拟信号值进行低通滤波并输出最终的模拟三角函数信号。

[0035] 所述相位比较器包括：

[0036] 象限确定单元，用于根据相位值wout的最高位和次高位，确定相位值wout所处的象限值，若为00则处于第一象限，01则处于第二象限，10则处于第三象限，11则处于第四象限。

[0037] 所述相位比较器还包括:

[0038] 区间确定单元，用于将处理后的相位值w'out与预设相位值w0,w1,...,wn进行比较，确定w'out处于n个区间[w0,w1),[w1,w2),...,[wn-1,wn]中哪一个，若处于区间[wi-1,wi)则输出所述ROM地址头的值(i)2，(i)2表示数值i的二进制表示；

[0039] 其中处理后的相位值w'out为，若处于一，三象限则仅去掉相位值wout的最高位和次N-1 N高位，若处于二象限则去掉2 -wout的最高两位，若处于四象限则去掉2-wout的最高两位。

[0040] 所述预设相位值w0,w1,...,wn利用下式确定：

[0041]

[0042] 其中，N为相位累加器的计算位宽，n为划分的区间个数， 表示向上取整；

[0043] 所述相位比较器还根据相位值所处的区间，基于下式确定查询ROM地址尾的值(addr)2，根据所述地址头的值和该地址尾的值确定ROM的查询地址，其中()2表示该值为二进制表示：

[0044]

[0045] 其中，SUM为相位累加器输出的相位值，k为区间的缩放值， B为相位幅度转换器中的ROM的地址位宽，2B则为所述ROM的深度；

[0046] 所述相位幅度转换器利用所述象限值对所述幅度值进行符号修正，具体为：

[0047] 若为一，三象限则输出信号为正，若为二，四象限则输出信号为负。

[0048] 本发明的基本原理为：通过正弦或余弦信号的固有特性，改变了ROM中存储值随相位均匀分布的传统做法，首先按信号幅度值进行均匀划分，反算其所对应的相位值，以该相位值为节点，重新计算ROM中存储的幅度值，从而在整体上看来ROM中存储的幅度值随相位值为非均匀分布。使用相位值所对应的地址值查询ROM时，首先与上述相位节点进行比较，以确定该项为所处区间，然后根据该区间地址计算规则重新确定其查询地址值。所得到的结果便是以其非均匀特性打散由于相位截断所带入的周期性锯齿波的波形，从而降低输出波形杂散过大的问题。

[0049] 与现有技术相比，本发明的有益效果：本发明与传统带相位截断DDS设计相比，在使用相同的相位累加器位宽与ROM深度和宽度的前提下，经过验证输出波形无杂散动态范围提升12db左右。与添加抖动信号的DDS设计相比，也使用同样的相位累加器位宽与ROM深度和宽度，在某些频点上会好6db左右，在某些频点上与之相当，本发明在硬件实现中不需要随机数生成模块，仅需要比较器，硬件消耗比之要小，其解决了现有DDS设计中相位截断误差所导致的输出波形杂散过大的问题，同时降低了设计难度以及硬件成本开销。附图说明：

[0050] 图1是本发明DDS中相位修正及非均匀相幅转换方法流程图；

[0051] 图2是本发明DDS中相位修正及非均匀相幅转换装置示意图；

[0052] 图3是本发明实施例中ROM中存储的幅度值示意图；

[0053] 图4是输出0.013赫兹信号时现有技术与本发明SFDR对比图；

[0054] 图5是输出0.023赫兹信号时现有技术与本发明SFDR对比图；

[0055] 图6是输出0.033赫兹信号时现有技术与本发明SFDR对比图。

具体实施方式

[0056] 下面结合具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。

[0057] 如图1所示的DDS中相位修正及非均匀相幅转换方法，包括：

[0058] 相位累加器接收频率控制字并输出无精度损失的相位值；

[0059] 相位比较器接收所述相位累加器输出的所述相位值，对所述相位值进行处理输出所述相位值所处的象限值进而得到相位幅度转换器中的ROM的查询地址；

[0060] 相位幅度转换器利用所述查询地址，查找自身ROM中所储存的与所述相位值对应的幅度值，并利用所述象限值对所述幅度值进行符号修正，输出修正后的幅度值；其中所述ROM的存储空间分为n个区间，第i个区间中的第j个存储单元所存储的所述幅度值根据下式预先计算得到并对应存储：

[0061] B为ROM的地址位宽，2B为所述ROM的深度；

[0062] 数字模拟转换器将上述修正值进行数字模拟转换，输出模拟信号值；

[0063] 低通滤波器对所述模拟信号值进行低通滤波并输出最终的模拟三角函数信号。

[0064] 具体的，所述相位比较器接收所述相位累加器输出的所述相位值，对所述相位值进行处理输出所述相位值所处的象限值，具体为：

[0065] 根据相位值wout的最高位和次高位，确定相位值wout所处的象限值，若为00则处于第一象限，01则处于第二象限，10则处于第三象限，11则处于第四象限。

[0066] 所述相位比较器还将处理后的相位值w'out与预设相位值w0,w1,...,wn进行比较，确定w'out处于n个区间[w0,w1),[w1,w2),...,[wn-1,wn]中哪一个，若处于区间[wi-1,wi)则输出所述ROM地址头的值(i)2，(i)2表示数值i的二进制表示；

[0067] 其中处理后的相位值w'out为，若处于一，三象限则仅去掉相位值wout的最高位和次高位，若处于二象限则去掉2N-1-wout的最高两位，若处于四象限则去掉2N-wout的最高两位。

[0068] 所述预设相位值w0,w1,...,wn利用下式确定：

[0069]

[0070] 其中，N为相位累加器的计算位宽，n为划分的区间个数， 表示向上取整。

[0071] 所述相位比较器还根据相位值所处的区间，基于下式确定查询ROM地址尾的值(addr)2，根据所述地址头的值和该地址尾的值确定ROM的查询地址，其中()2表示该值为二进制表示：

[0072]

[0073] 其中，SUM为相位累加器输出的相位值，k为区间的缩放值， B为相位B幅度转换器中的ROM的地址位宽，2则为所述ROM的深度。

[0074] 所述相位幅度转换器利用所述象限值对所述幅度值进行符号修正，具体为：

[0075] 若为一，三象限则输出信号为正，若为二，四象限则输出信号为负。

[0076] 本发明设计DDS时的相位幅度转换器采用了存储值非均匀的ROM实现方案，这里的非均匀是指ROM中存储值为非均匀的，传统DDS设计中，ROM中存储值按照相位变化而均匀分布。如，ROM中存储相位由0到 变化的5个幅度值，那么ROM中需要存储的5个值分别为其相位值每次递加 而本发明中ROM中存储值则是按公式重新计算，其计算结果在相位上表现出非均匀特点，参看图3。下面结合具体示例说明本发明。

[0077] 相位累加步骤，将频率控制字送入相位累加器输出无精度损失的相位值。

[0078] 相位比较步骤，将上述相位值输入相位比较器，相位比较器对该值进行处理并输出ROM的查询地址值，以及相位所处象限值。

[0079] 频率控制字输入相位累加器，累加结果输入相位比较器以生成ROM地址值，即查询地址，其具体过程为：初始时相位累加器输出为0，该输出通过寄存器寄存一个时钟周期并回环至累加器输入，作为相加的一个加数。此时保持输入频率控制字k，其作为另一个加数，那么计算结果为k+0＝k，累加器输出为k。第二个时钟周期，同理，输出k通过寄存器寄存一个时钟周期并回环至累加器输入，那么计算结果为k+k＝2k。以此类推，可以得到以k为增长步进的一串时间序列，以该查询地址查询相位幅度转换器中的ROM，对ROM输出值进行数字模拟转换，最后通过低通滤波器输出三角函数信号，即正弦或余弦信号。

[0080] 相幅转换步骤，利用上述产生的ROM查询地址，查找ROM中所储存数据值，并利用上述产生的相位所处象限值对ROM输出值进行符号修正，并输出修正值。

[0081] 数字模拟转换步骤，将上述修正值进行数字模拟转换，输出模拟信号值。

[0082] 低通滤波步骤，对上述模拟信号值进行低通滤波，并输出最后的模拟信号。

[0083] 向相位累加器中输入频率控制字k，经过累加后输出无精度损失的累加相位值wout。在相位比较器中，根据无精度损失的相位值wout的最高位和次高位，确定相位所处象限值，若为00则处于第一象限，01则处于第二象限，10则处于第三象限，11则处于第四象限。那么处理过的相位值w'out则为，若处于一，三象限则仅去掉相位值的最高位和次高位，若处于二象限则去掉2N-1-wout的最高两位，若处于四象限则去掉2N-wout的最高两位。如N＝10时，当wout＝135，其二进制表示为(wout)2＝0010000111，高两位为00，确定其在第一象限，那么输出结果仅去掉其高两位，即输出为(w'out)2＝0010000111；当wout＝269，其二进制表示为(wout)2＝0100001101，高两位为01，确定其在第二象限，那么有210-1-269＝243，(243)2＝0011110011去掉最高两位，那么输出为(w'out)2＝11110011。其余同理。

[0084] 将处理过的相位值w'out与预设相位值w0,w1,...,wn进行比较，确定其处于区间[w0,w1),[w1,w2),...,[wn-1,wn]中哪一个，若处于区间[wi-1,wi)则输出ROM地址头的值(i-1)2，(i-1)2表示数值i的二进制表示。预设相位值w0,w1,...,wn利用下式确定，其中，N为相位累加器的计算位宽。以n＝4为例，那么有4个区间，[w0,
w1),[w1,w2),[w2,w3),[w3,w4]，这四个区间的边界由下式确定。确定之后，将之前处理过的相位值w'out与这四个区间的边界进行比较，以确定该相位值处于哪一个区间。在n＝4的条件下，当N＝10时，那么这四个区间为[0,42),[42,86),[86,139),[139,256]，当wout＝269，首先经过上一段的预处理，输出为w'out＝243，与上述四个区间比较，确定其处于第四个区间，那么地址头为(4-1)2＝11。

[0085] 根据相位值所处区间，基于下式确定查询ROM地址尾的值(addr)2，其中，SUM为相位累加器输出，k为该区间的缩放值 B为相幅转换中ROM的地址位宽，2B则为ROM的深度。

[0086]

[0087] 同样以上段例子作为解释，即N＝10,n＝4,B＝6,SUM＝w'out＝243，首先确定了处于第四个区间，i＝4，那么 那么 于是地址尾为(15)2＝1111，由上段计算出地址头(4-1)2＝11，综合计算出地址为(4-1)2(15)2＝111111，即ROM的6位查询地址为111111。

[0088] ROM中所存储的值算法如下，同样将ROM空间分为对应的n个区间，那么第i个区间中第j个存储单元，即地址为(i-1)2(j-1)2，所存储的值为：

[0089]

[0090] 同样以上段参数为例，即N＝10,n＝4,B＝6，由于n＝4，那么地址头占位，总地址有6位，则地址尾为 位。那么有地址(1-1)2(1-1)2＝000000存储的值即是将i＝1,j＝1的值带入上式计算而得，同理地址(1-1)2(2-1)2＝000001则是带入i＝1,j＝2，以此类推，直至填满ROM空间(参看图3)。该公式计算出来可以体现其非均匀性。该值是在设计之初进行计算，不需要在设计运行时计算。

[0091] 本发明在减小ROM存储空间的同时，提高了输出信号质量。具体来说本发明的技术优点是：1、在用同样大小的ROM以及相位累加器的位宽N的基础上，可以输出较小的输出波形杂散。2、与传统添加抖动信号的设计方案相比，本发明设计方法实现简单，仅需要改变ROM中的值——这没有任何硬件增加。增加的相位比较器仅仅包含比较器及单位门，这增加的硬件开销较小。

[0092] 表1 SFDR数据对比表

[0093]

[0094] 结合图4-6以及表1可以看到，本发明与传统DDS设计相比较，使用同样的ROM深度与宽度，输出的无杂散动态范围SFDR(Spurious Free Dynamic range)会好12db左右。与添加抖动信号的DDS设计相比，也使用同样的ROM深度与宽度，在某些频点上会好6db左右，在某些频点上与之相当，但本发明硬件实现中不需要随机数生成模块，仅需要比较器，硬件消耗比之要小。

[0095] 基于同一构思，本发明还提供一种DDS中相位修正及非均匀相幅转换装置，包括：

[0096] 相位累加器，用于接收频率控制字并输出无精度损失的相位值；

[0097] 相位比较器，用于接收所述相位累加器输出的所述相位值，对所述相位值进行处理输出所述相位值所处的象限值进而得到相位幅度转换器中的ROM的查询地址；

[0098] 相位幅度转换器，用于利用所述查询地址，查找自身ROM中所储存的与所述相位值对应的幅度值，并利用所述象限值对所述幅度值进行符号修正，输出修正后的幅度值；其中所述ROM的存储空间分为n个区间，第i个区间中的第j个存储单元所存储的所述幅度值根据下式预先计算得到并对应存储：

[0099] B为ROM的地址位宽，2B为所述ROM的深度；

[0100] 数字模拟转换器，用于将上述修正值进行数字模拟转换，输出模拟信号值；

[0101] 低通滤波器，用于对所述模拟信号值进行低通滤波并输出最终的模拟三角函数信号。

[0102] 所述相位比较器包括：

[0103] 象限确定单元，用于根据相位值wout的最高位和次高位，确定相位值wout所处的象限值，若为00则处于第一象限，01则处于第二象限，10则处于第三象限，11则处于第四象限。

[0104] 所述相位比较器还包括:

[0105] 区间确定单元，用于将处理后的相位值w'out与预设相位值w0,w1,...,wn进行比较，确定w'out处于n个区间[w0,w1),[w1,w2),...,[wn-1,wn]中哪一个，若处于区间[wi-1,wi)则输出所述ROM地址头的值(i)2，(i)2表示数值i的二进制表示；

[0106] 其中处理后的相位值w'out为，若处于一，三象限则仅去掉相位值wout的最高位和次高位，若处于二象限则去掉2N-1-wout的最高两位，若处于四象限则去掉2N-wout的最高两位。

[0107] 所述预设相位值w0,w1,...,wn利用下式确定：

[0108]

[0109] 其中，N为相位累加器的计算位宽，n为划分的区间个数， 表示向上取整；

[0110] 所述相位比较器还根据相位值所处的区间，基于下式确定查询ROM地址尾的值(addr)2，根据所述地址头的值和该地址尾的值确定ROM的查询地址，其中()2表示该值为二进制表示：

[0111]

[0112] 其中，SUM为相位累加器输出的相位值，k为区间的缩放值， B为相位幅度转换器中的ROM的地址位宽，2B则为所述ROM的深度；

[0113] 所述相位幅度转换器利用所述象限值对所述幅度值进行符号修正，具体为：

[0114] 若为一，三象限则输出信号为正，若为二，四象限则输出信号为负。

[0115] 参看图2，本发明装置包括相位累加器101，相位比较器201，相位幅度转换器301，数字模拟转换器401，低通滤波器501。频率控制字k送入相位累加器101输出无精度损失的相位值。

[0116] 将上述相位值输入相位比较器201，相位比较器201对该值进行处理并输出ROM的查询地址值，以及相位所处象限值。利用上述产生的ROM查询地址，查找ROM中所储存数据值，并利用上述产生的相位所处象限值对ROM输出值进行符号修正，并输出修正值。将上述修正值进行数字模拟转换，输出模拟信号值。最后进行低通滤波，并输出最后的模拟信号。

[0117] 如图2中向相位累加器101中输入频率控制字k，经过累加后输出无精度损失的累加相位值wout。

[0118] 在相位比较器201中，包含象限确定单元202，区间确定单元203，地址尾计算单元204。

[0119] 在象限确定单元202中，根据无精度损失的相位值wout的最高位和次高位，确定相位所处象限值，若为00则处于第一象限，01则处于第二象限，10则处于第三象限，11则处于第四象限。那么处理过的相位值w'out则为，若处于一，三象限则仅去掉相位值的最高位和次高位，若处于二象限则去掉2N-1-wout的最高两位，若处于四象限则去掉2N-wout的最高两位[0120] 在区间确定单元203中，将处理过的相位值w'out与预设相位值w0,w1,...,wn进行比较，确定其处于区间[w0,w1),[w1,w2),...,[wn-1,wn]中哪一个，若处于区间[wi-1,wi)则输出ROM地址头的值(i)2，(i)2表示数值i的二进制表示。预设相位值w0,w1,...,wn利用下式确定，其中，N为相位累加器的计算位宽。

[0121]

[0122] 在地址尾计算单元204中，首先根据相位值所处区间，基于下式确定查询ROM地址尾的值(addr)2，其中，SUM为相位累加器输出，k为该区间的缩放值 B为相幅转换中ROM的地址位宽，2B则为ROM的深度。

[0123]

[0124] 在相幅转换器301中，包括非均匀ROM302和符号修正单元303。

[0125] 在非均匀ROM302中，首先确定ROM所存储的值，其算法如下，同样将ROM空间分为n个区间，那么第i个区间中第j个存储单元，即地址为(i-1)2(j-1)2，所存储的值为：

[0126]

[0127] 具体值参看图3所示。

[0128] 最后，在符号修正单元203中根据相位比较器201输出的地址值查询ROM确定输出信号绝对值，利用相位比较器201输出的象限值确定输出信号的符号，若为一，三象限则输出信号为正，若为二，四象限则输出信号为负。

[0129] 在数字模拟转换器401中将上述修正值进行数字模拟转换，输出模拟信号值。

[0130] 在低通滤波器501中，对上述模拟信号值进行低通滤波，并输出最后的模拟信号。本装置实施例与上述方法实施例对应，具体可参考前述描述，此处不再详述。

[0131] 本发明与传统DDS设计相比较，使用同样的ROM深度与宽度，输出的SFDR会好12db左右。与添加抖动信号的DDS设计相比，也使用同样的ROM深度与宽度，在某些频点上会好6db左右，在某些频点上与之相当，但本发明硬件实现中不需要随机数生成模块，仅需要比较器，硬件消耗比之要小。

[0132] 上面结合附图对本发明的具体实施方式进行了详细说明，但本发明并不限制于上述实施方式，在不脱离本申请的权利要求的精神和范围情况下，本领域的技术人员可以作出各种修改或改型。