半导体装置

摘要

半导体装置具备：并列设置了多个栅极电极(26)的半导体基板(12)，形成于所述半导体基板(12)上的多个栅极布线(38)，多个栅极焊盘(36)，第1焊盘(32)以及第2焊盘(40)。相邻的所述栅极电极(26)规定多个单元(42)，所述多个单元(42)包含多个晶体管单元(44)。所述多个栅极电极(26)由所述多个栅极布线(38)区分成多个种类。所述多个晶体管单元(44)由规定的所述栅极电极(26)的组合被区分成多个种类。

权利要求

1.一种半导体装置，具备：

半导体基板(12)，具有第1面(12a)、以及在厚度方向上位于与所述第1面(12a)相反的第2面(12b)，并具备在与所述厚度方向正交的第1方向上并列设置的多个栅极电极(26)，相邻的所述栅极电极(26)规定多个单元(42)，所述多个单元(42)包含多个晶体管单元(44)；

多个栅极布线(38)，形成于所述半导体基板(12)的所述第1面(12a)上，且与所述多个栅极电极(26)电连接；

多个栅极焊盘(36)，形成于所述半导体基板(12)的所述第1面(12a)上，且经由所述多个栅极布线(38)与所述多个栅极电极(26)电连接；

第1焊盘(32)，形成于所述半导体基板(12)的所述第1面(12a)上，通用于所述多个晶体管单元(44)；以及第2焊盘(40)，形成于所述半导体基板(12)的所述第1面(12a)或所述第2面(12b)上，通用于所述多个晶体管单元(44)，相互电区分的所述多个栅极布线(38)分别连接于所述多个栅极焊盘(36)，所述多个栅极电极(26)由所述多个栅极布线(38)电区分成多个种类，所述多个晶体管单元(44)由被规定的所述栅极电极(26)的组合区分成多个种类，区分成多个种类的所述多个晶体管单元(44)在所述第1方向上周期性重复地被配置。

2.如权利要求1所述的半导体装置，

所述多个栅极焊盘(36)包含第1栅极焊盘(36a)与第2栅极焊盘(36b)，所述多个栅极电极(26)包含与所述第1栅极焊盘(36a)电连接的第1栅极电极(26a)、以及与所述第2栅极焊盘(36b)电连接的第2栅极电极(26b)，所述多个晶体管单元(44)包含由一对所述第1栅极电极(26a)规定的第1晶体管单元(44a)以及由一对所述第2栅极电极(26b)规定的第2晶体管单元(44b)，所述多个单元(42)包含由相邻的所述第1栅极电极(26a)与所述第2栅极电极(26b)规定且不作为晶体管发挥功能的分离单元(46)。

3.如权利要求2所述的半导体装置，

所述分离单元(46)为与所述第1焊盘(32)以及所述第2焊盘(40)电连接的二极管单元(46a)。

4.如权利要求2所述的半导体装置，

所述分离单元(46)为不与所述第1焊盘(32)电连接的浮动状态的单元(46b)。

5.如权利要求1所述的半导体装置，

所述多个栅极焊盘(36)包含第1栅极焊盘(36a)、第2栅极焊盘(36b)以及第3栅极焊盘(36c)，所述多个栅极电极(26)包含与所述第1栅极焊盘(36a)电连接的第1栅极电极(26a)、与所述第2栅极焊盘(36b)电连接的第2栅极电极(26b)以及与所述第3栅极焊盘(36c)电连接的第3栅极电极(26c)，在所述第1方向上，所述第2栅极电极(26b)被配置在所述第1栅极电极(26a)的旁边，并且所述第2栅极电极(26b)被配置在所述第3栅极电极(26c)的旁边，所述多个晶体管单元(44)包含由相邻的所述第1栅极电极(26a)与所述第2栅极电极(26b)规定的第3晶体管单元(44c)、以及由相邻的所述第2栅极电极(26b)与所述第3栅极电极(26c)规定的第4晶体管单元(44d)。

6.如权利要求1所述的半导体装置，

所述多个栅极焊盘(36)包含第1栅极焊盘(36a)、第2栅极焊盘(36b)以及第3栅极焊盘(36c)，所述多个栅极电极(26)包含与所述第1栅极焊盘(36a)电连接的第1栅极电极(26a)、与所述第2栅极焊盘(36b)电连接的第2栅极电极(26b)以及与所述第3栅极焊盘(36c)电连接的第3栅极电极(26c)，所述多个晶体管单元(44)包含由相邻的所述第1栅极电极(26a)与所述第2栅极电极(26b)规定的第3晶体管单元(44c)、由相邻的所述第2栅极电极(26b)与所述第3栅极电极(26c)规定的第4晶体管单元(44d)以及由相邻的所述第3栅极电极(26c)与所述第1栅极电极(26a)规定的第5晶体管单元(44e)。

7.如权利要求1～6中任一项所述的半导体装置，

所述多个栅极焊盘(36)在筛选后相互短路。

8.如权利要求1～6中任一项所述的半导体装置，

所述多个栅极焊盘(36)在筛选后也被电分离。

9.一种如权利要求1所述的半导体装置的检查方法，

以在所述第1焊盘(32)与所述第2焊盘(40)之间施加规定的电压的状态下，将驱动信号选择性地输入所述多个栅极焊盘(36)，从而依次检查被区分成多个种类的所述多个晶体管单元(44)。

10.一种如权利要求2所述的半导体装置的检查方法，

以在所述第1焊盘(32)与所述第2焊盘(40)之间施加规定的电压的状态下，将驱动信号选择性地输入所述第1栅极焊盘(36a)来检查所述第1晶体管单元(44a)，在所述第1晶体管单元(44a)的检查结束后，以在所述第1焊盘(32)与所述第2焊盘(40)之间施加规定的电压的状态下，将驱动信号选择性地输入所述第2栅极焊盘(36b)来检查所述第2晶体管单元(44b)。

11.一种如权利要求5所述的半导体装置的检查方法，

以在所述第1焊盘(32)与所述第2焊盘(40)之间施加规定的电压的状态下，将驱动信号选择性地输入所述第1栅极焊盘(36a)以及所述第2栅极焊盘(36b)来检查所述第3晶体管单元(44c)，在所述第3晶体管单元(44c)的检查结束后，以在所述第1焊盘(32)与所述第2焊盘(40)之间施加规定的电压的状态下，将驱动信号选择性地输入所述第2栅极焊盘(36b)以及所述第3栅极焊盘(36c)来检查所述第4晶体管单元(44d)。

12.一种如权利要求6所述的半导体装置的检查方法，

以在所述第1焊盘(32)与所述第2焊盘(40)之间施加规定的电压的状态下，将驱动信号选择性地输入所述第1栅极焊盘(36a)以及所述第2栅极焊盘(36b)来检查所述第3晶体管单元(44c)，在所述第3晶体管单元(44c)的检查结束后，以在所述第1焊盘(32)与所述第2焊盘(40)之间施加规定的电压的状态下，将驱动信号选择性地输入所述第2栅极焊盘(36b)以及所述第3栅极焊盘(36c)来检查所述第4晶体管单元(44d)，在所述第4晶体管单元(44d)的检查结束后，以在所述第1焊盘(32)与所述第2焊盘(40)之间施加规定的电压的状态下，将驱动信号选择性地输入所述第3栅极焊盘(36c)以及所述第1栅极焊盘(36a)来检查所述第5晶体管单元(44e)。

说明书

半导体装置

[0001] 相关申请的交叉引用

[0002] 本申请基于2012年11月6日申请的日本申请号2012-244712号，其记载内容援引于此。

技术领域

[0003] 本申请涉及具备包含多个晶体管单元的半导体基板的半导体装置。

背景技术

[0004] 以往已知一种半导体装置，其具备多个栅极电极并列设置且包含多个晶体管单元作为由相邻的栅极电极规定的单元的半导体基板。在该半导体装置中，在半导体基板的第1面上具有与栅极电极以及电连接的栅极布线，栅极布线与作为外部连接端子的栅极焊盘相连接。此外，在半导体基板的第1面上形成通用于多个晶体管单元的第1焊盘，在半导体基板的第1面上，或与第1面相反的第2面上形成通用于多个晶体管单元的第2焊盘。例如，纵型的IGBT形成于晶体管单元的情况下，第1焊盘为发射极焊盘，第2焊盘为形成于第2面上的集电极焊盘。

[0005] 对于这样的半导体装置，例如为了保证在高电流密度下的动作，在第1焊盘与第2焊盘之间施加规定的电压，通过大电流，例如数百A来实施筛选。在现有的使多个探针与第1焊盘接触来通电的方法中，为了增大试验电流，只能增加探针的根数或增加每一根探针的电流。然而，增加每一根探针的电流的话，试验装置与焊盘的接触不均导致的局部的电流集中更容易发生。此外，在增加探针的根数的情况下，探针的高度的不均会导致电流集中容易发生。此外，增加探针的根数限制于第1焊盘的大小因此存在限度。

[0006] 对此，在专利文献1中，以第2焊盘(集电极)接触的方式在支撑台上配置半导体元件，使触头接触栅极焊盘(栅极电极)，且使导电性树脂接触第1焊盘(发射极电极)。并且，在导电性树脂上设置导电体以及加重装置，通过加重机构对设置于其下方的导电体、导电性树脂以及半导体元件施加加重，从而使接触面积増大来抑制电流集中。

[0007] 然而，专利文献1中使用的试验装置为使用导电性树脂等、相对于用于筛选的一般的试验装置为特殊的装置、方法，由于生产量变差导致成本也提高。

[0008] 在先技术文献

[0009] 专利文献

[0010] 专利文献1：日本特开2009-128189号公报

发明内容

[0011] 本申请鉴于上述问题点，其目的在于提供一种半导体装置以及其检查方法，在高电流密度下的筛选中，不使用特殊的试验装置也能够抑制局部的电流集中。

[0012] 本申请的一方式所涉及的半导体装置具备半导体基板、多个栅极布线、多个栅极焊盘、第1焊盘以及第2焊盘。所述半导体基板具有第1面以及在厚度方向上位于与所述第1面相反的第2面，并具备在正交于所述厚度方向的第1方向上并列设置的多个栅极。相邻的所述栅极电极规定多个单元，所述多个单元包含多个晶体管单元。

[0013] 所述多个栅极布线形成于所述半导体基板的所述第1面上，与所述多个栅极电极电连接。所述多个栅极焊盘形成于所述半导体基板的所述第1面上，通过所述多个栅极布线与所述多个栅极电极电连接。

[0014] 所述第1焊盘形成于所述半导体基板的所述第1面上，通用于所述多个晶体管单元。所述第2焊盘形成于所述半导体基板的所述第1面或所述第2面上，通用于所述多个晶体管单元。

[0015] 相互电区分的所述多个栅极布线分别连接于所述多个栅极焊盘。所述多个栅极电极由所述多个栅极布线电区分成多个种类。所述多个晶体管单元由规定的所述栅极电极的组合被区分成多个种类。

[0016] 所述半导体装置在高电流密度下的筛选中，即使不使用特殊的试验装置，也能够抑制局部的电流集中。

[0017] 此外，在所述半导体装置中，以在所述第1焊盘与所述第2焊盘之间施加规定的电压的状态下，将驱动信号选择性地输入所述多个栅极焊盘，从而能够依次检查被区分成多个种类的所述多个晶体管单元。

附图说明

[0018] 参照附图并通过下述详细的记述使本申请的上述或其他的目的、结构、优点更加明确，在附图中。

[0019] 图1是表示第1实施方式所涉及的半导体元件的俯视图。

[0020] 图2是沿图1的II-II线的半导体元件的立体剖视图。

[0021] 图3是表示通过探针接触检查的图。

[0022] 图4是表示第1检查工序的图。

[0023] 图5是表示第2检查工序的图。

[0024] 图6是第1变形例所涉及的半导体元件的立体剖视图。

[0025] 图7是第2实施方式所涉及的半导体元件的剖视图。

[0026] 图8是第2变形例所涉及的半导体元件的立体剖视图。

[0027] 图9是表示第3实施方式所涉及的半导体元件的俯视图。

[0028] 图10是表示沿图9的X-X线的半导体元件的剖视图。

[0029] 图11是表示第3变形例所涉及的半导体元件的俯视图。

[0030] 图12是沿图11的XII-XII线的半导体元件的剖视图。

[0031] 图13是表示第4实施方式的半导体元件的俯视图。

[0032] 图14是沿图13的XIV-XIV线的半导体元件的剖视图。

[0033] 图15是表示第4变形例所涉及的半导体元件的立体剖视图。

[0034] 图16是表示第5实施方式所涉及的半导体封装的俯视图。

[0035] 图17是表示第5变形例所涉及的半导体单元的图。

[0036] 图18是表示构成于图17所示半导体单元的电路的图。

[0037] 图19是表示第6实施方式所涉及的半导体封装的俯视图。

[0038] 图20是表示现有技术的半导体单元中的短路时的断开信号波形的图。

[0039] 图21是表示构成第6变形例所涉及的半导体单元的电路结构的图。

[0040] 图22是图21的XXII区域的放大图。

[0041] 图23是表示第6变形例所涉及的半导体单元中的短路时的断开信号波形的图。

[0042] 图24是表示第7变形例所涉及的半导体单元中的晶体管单元与电流检测的关系的图。

[0043] 图25是表示第7变形例所涉及的半导体单元中的导通时的信号波形的图。

[0044] 图26是表示第8变形例所涉及的半导体封装的电路结构的图。

[0045] 图27是表示现有技术中的半导体元件与栅极端子的连接构造的图。

[0046] 图28是表示第8变形例的半导体封装中的半导体元件与栅极端子的连接构造的图。

具体实施方式

[0047] 以下，参照附图对本申请的实施方式进行说明。此外，对以下的各图中互相相同或等同的部分给予相同的符号。以下中，将半导体基板的厚度方向只表示为厚度方向，将垂直于厚度方向的方向中的栅极电极的并列设置方向表示为第1方向。此外，将正交于厚度方向以及第1方向的两个方向的方向表示为第2方向。

[0048] (第1实施方式)

[0049] 首先，使用图1以及图2对半导体元件10d的概要结构进行说明。本实施方式所示的半导体元件10d例如用作为混合动力车(HV)用逆变器组件的功率切换元件。该半导体元件10d相当于半导体装置。

[0050] 如图1所示，半导体元件10d具备一个在厚度方向上具有第1面12a以及与该第1面12a相反的第2面12b的半导体基板12(半导体芯片)。半导体基板12具有形成有元件的主区域12m以及包围主区域12m的外围区域12s，在外围区域12s处形成用于确保耐压的例如未图示的保护环。在本实施方式中，作为元件形成有N沟道型的绝缘栅极双极型晶体管(IGBT)。

[0051] 在半导体基板12中，在第2面12b侧的表层具有P+型的集电极层14，在集电极层14上具有N型的缓冲层16。此外，在缓冲层16上具有与缓冲层16相比杂质浓度低的N-型的漂移层18。并且，在主区域12m中，在漂移层18上具有P型的基极层20。该基极层20形成于半导体基板12的第1面12a侧的表层。这样，在主区域12m中，集电极层14、缓冲层16、漂移层18以及基极层20以该顺序层积。

[0052] 此外，在半导体基板12形成有从第1面12a贯通基极层20到达漂移层18的沟槽22。该沟槽22如上所述在厚度方向具有规定的深度，并且被设置为设第2方向为长度方向且设第1方向为宽度方向的大致矩形的环状。此外，多个沟槽22以相同节距在第1方向上反复而形成。

[0053] 在沟槽22的侧壁处形成栅极绝缘膜24，在沟槽22内隔着栅极绝缘膜24填充有多晶硅等导电材料。并且，通过填充的导电材料形成栅极电极26。因此，栅极电极26仿照沟槽22的形状，正交于厚度方向的平面形状呈大致矩形的环状且多个栅极电极26在第1方向并列设置。此外，在本实施方式中，作为栅极电极26，具有对应于后述的栅极焊盘36而被电区分的第1栅极电极26a与第2栅极电极26b。

[0054] 此外，在基极层20的第1面12a侧的表层中的沟槽22的侧部处形成与漂移层18相比杂质浓度高的N+型发射极区28。此外，在第1方向上相邻的沟槽22之间，沟槽22的侧部形成的发射极区28之间形成有与基极层20相比杂质浓度高的P+型基极接触区30。在本实施方式中，在第1方向并列设置的全部的栅极电极26的两侧部分别形成发射极区28。此外，基极接触区30在第2方向上具有规定节距且不连续地被形成。换言之，基极接触区30间断地形成，在没有基极接触区30的部分配置发射极区28。该基极接触区30形成于从第1面12a至比发射极区28深的位置。

[0055] 在半导体基板12的第1面12a上形成有未图示的层间绝缘膜，在该层间绝缘膜上形成发射极电极作为第1焊盘32。第1焊盘32对应上述的主区域12m而形成。第1焊盘32通过形成于层间绝缘膜的接触孔34来与发射极区28以及基极接触区30电连接。

[0056] 此外，在外围区域12s中的层间连接膜上还形成栅极焊盘36。该栅极焊盘36通过形成于层间连接膜上的栅极布线38来与栅极电极26电连接。在本实施方式中，作为栅极焊盘36具有电区分的第1栅极焊盘36a与第2栅极焊盘36b。此外，作为栅极布线38，具有电区分的第1栅极布线38a与第2栅极布线38b。并且，第1栅极电极26a通过第1栅极布线38a与第1栅极焊盘36a电连接。此外，第2栅极电极26b通过第2栅极布线38b与第2栅极焊盘36b电连接。

[0057] 此外，如图1以及图2所示，在第1方向上，第1栅极电极26a与第2栅极电极26b交替设置。各栅极电极26(26a、26b)在平面上呈大致矩形的环状，因此如图2所示，看作是在第1方向并列设置的栅极电极26的话，也可以说第1栅极电极26a与第2栅极电极26b两根两根地交错配置。

[0058] 另一方面，在半导体基板12的第2面12b上形成集极电极作为第2焊盘40，该第2焊盘40与集电极层14电连接。

[0059] 此外，半导体基板12的主区域12m通过在第1方向并列设置的栅极电极26被划分为多个单元42。即，在第1方向由相邻的栅极电极26规定了单元42。在本实施方式中，相邻的栅极电极26的中心间成为一个单元42。此外，作为单元42包含多个晶体管单元44。在本实施方式中，单元42的全部成为晶体管单元44。此外，作为晶体管单元44，包含由环状的第1栅极电极26a、即由在第1方向并列设置的两根第1栅极电极26a规定的第1晶体管单元44a。此外，包含由环状的第2栅极电极26b、即由在第1方向并列设置的两根第2栅极电极26b规定的第2晶体管单元44b。进一步，包含由相邻的第1栅极电极26a与第2栅极电极26b规定的第3晶体管单元44c。并且，在第1方向上，以第1晶体管单元44a、第3晶体管单元44c、第2晶体管单元44b、第3晶体管单元44c、第1晶体管单元44a的顺序设置。

[0060] 接下来，使用图3对所述半导体元件10d的电特性的检查方法进行说明。

[0061] 在本实施方式中，为了保证高电流密度下的动作，在第1焊盘32与第2焊盘40之间施加规定的电压，在该施加状态下对栅极焊盘36施加驱动信号，在半导体元件10d流通大电流，例如数百A。由此，实施筛选。

[0062] 具体而言，例如以第2焊盘40接触能够通电的未图示的支撑台的方式，在支撑台上配置半导体元件10d。并且，使测试探针100与第1焊盘32接触，在第1焊盘32与第2焊盘40之间施加规定的电压。探针100例如由一根能够通电10A，在图3中，通过40根的探针100能够通电400A。并且，在该施加状态下，对栅极焊盘36施加驱动信号。在本实施方式中，首先向第1栅极焊盘36a施加驱动信号，之后，向第2栅极焊盘36b施加驱动信号。

[0063] 接下来，对这样构成的半导体元件10d的作用效果进行说明。

[0064] 在本实施方式中，半导体元件10d具有第1栅极焊盘36a与第2栅极焊盘36b。并且，在第1栅极焊盘36a电连接第1栅极电极26a，在第2栅极焊盘36b电连接第2栅极电极26b，另一方面，第1焊盘32以及第2焊盘40在多个晶体管单元44通用。

[0065] 因此，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，若将驱动信号选择性地输入第1栅极焊盘36a，则在第1栅极电极26a的附近形成沟道。具体而言，如图4所示，在第1方向上，在第1晶体管单元44a的两侧与第3晶体管单元44c的第1栅极电极26a侧形成沟道。因此，如图4中实线箭头所示，电流(集电极电流)流过。通过该第1检查工序，能够检查第1晶体管单元44a与第3晶体管单元44c的一半。

[0066] 另一方面，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，若将驱动信号选择性地输入第2栅极焊盘36b，则在第2栅极电极26b的附近形成沟道。具体而言，如图5所示，在第1方向上，在第2晶体管单元44b的两侧与第3晶体管单元44c的第2栅极电极26b侧形成沟道。因此，如图5中虚线箭头所示，电流(集电极电流)流过。通过该第2检查工序，能够检查第2晶体管单元44b与第3晶体管单元44c的剩余的一半。

[0067] 由此，在本实施方式中，通过一次检查能够对多个晶体管单元44的一半通电400A。因此，与对于多个晶体管单元44整体通电400A的情况相比，能够提高晶体管单元44(44a、
44b、44c)的电流密度。即，在第1焊盘32与第2焊盘40间通电的电流即使比现有小，也能够对于晶体管单元44确保较高电流密度。此外，在同等电流密度的情况下，由于可以是比现有电流小的电流，因此能够抑制局部的电流集中。

[0068] 此外，通过选择栅极焊盘36a、36b，能够依次检查多个种类的晶体管单元44a、44b、44c。即，对于全部的晶体管单元44能够以高电流密度来检查。综上，在高电流密度下的筛选中，不使用特殊的试验装置也能够抑制局部的电流集中。

[0069] 此外，通过两类的栅极焊盘36a、36b与栅极布线38a、38b，能够由小电流来确保高电流密度，因此能够使栅极焊盘36与栅极布线38简化。

[0070] 此外，多个种类的晶体管单元44a、44b、44c在第1方向上周期性配置。详细而言，第1晶体管单元44a与第2晶体管单元44b一个一个地交替设置，并且第3晶体管单元44c介于第
1晶体管单元44a与第2晶体管单元44b之间。由此，与同一种类的晶体管单元44成群配置的结构相比，能够抑制流过探针100的电流的失衡。

[0071] 此外，在本实施方式中，示出了半导体元件10d仅具有一个第1焊盘32的例子。然而，也能够适用于第1焊盘32被分割成多个的结构。在该情况下，在各第1焊盘32的正下方，与晶体管单元44的栅极电极26电连接的栅极焊盘36是通用的。即，例如在具有两个第1焊盘32的情况下，在一个第1焊盘32正下方的晶体管单元44连接于栅极焊盘36a、36b的情况下，另一个第1焊盘32正下方的晶体管单元44也连接于栅极焊盘36a、36b。

[0072] 此外，在本实施方式中，示出了对一个栅极焊盘36连接一个栅极布线38的例子。然而，对通用的栅极焊盘36连接多个栅极布线38亦可。例如，对第1栅极焊盘36a连接两根第1栅极布线38a，对第2栅极焊盘36b连接两根第2栅极布线38b的结构亦可。在该情况下，例如一个第1栅极布线38a连接于多个第1栅极电极26a的一部分，另一个第1栅极布线38a连接于剩余的第1栅极电极26a。此外，多个栅极焊盘36连接于通用的栅极布线38亦可。例如，对第1栅极布线38a连接两个第1栅极焊盘36a，对第2栅极布线38b连接两个栅极焊盘36b的结构亦可。即，半导体元件10d具有多个从栅极焊盘36起经由栅极布线38直到栅极电极26的电独立的栅极系统即可。

[0073] (第1变形例)

[0074] 在第1实施方式中，示出了栅极电极26的平面形状为大致矩形的环状的例子。然而，例如图6所示，也能够适用于具备沿着第2方向延伸设置的直线形状的栅极电极26的半导体元件10d。图6所示的多个栅极电极26配置为条纹状。并且，在第1方向上，第1栅极电极26a以及第2栅极电极26b分别每两根交替设置。除此之外的点与上述实施方式相同。

[0075] 此外，在图6中，方便起见，将第1检查工序中流过的电流(实线箭头)与第2检查工序中流过的电流(虚线箭头)一并记载。

[0076] (第2实施方式)

[0077] 在本实施方式中，省略对与上述实施方式通用的部分的说明。

[0078] 本实施方式的特征在于：如图7所示，半导体元件10d具有分离单元46，该分离单元46作为由相邻的第1栅极电极26a与第2栅极电极26b规定的单元42，作为晶体管不发挥功能。

[0079] 特别是在图7中，分离单元46是与第1焊盘32以及第2焊盘40电连接的二极管单元46a。即，在半导体基板12的主区域12m中，一同并列设置晶体管单元44与二极管单元46a。此外，若着眼于晶体管单元44的话，第1晶体管单元44a与第2晶体管单元44b每两个交替设置。
并且，成为二极管单元46a介于第1晶体管单元44a与第2晶体管单元44b之间的周期构造。

[0080] 在二极管单元46a中，在第2面12b侧的表层，半导体基板12具有N+型的阴极层48而非集电极层14。此外，在基极层20的表层局部具有P+型的阳极区域50。二极管单元46a中，在第1栅极电极26a以及第2栅极电极26b的侧部未形成发射极区28。另外，标记52是将栅极电极26与第1焊盘32电分离的绝缘膜。形成于二极管单元46a的二极管相对于形成于晶体管单元44的IGBT以逆并联连接，作为续流用的二极管发挥功能。这样，在本实施方式中，在半导体基板12形成反向导通绝缘栅双极晶体管(Reverse Conducting Insulated Gate Bipolar Transistor(RCIGBT))。

[0081] 在这样构成的半导体元件10d中，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，若将驱动信号选择性地输入第1栅极焊盘36a，则在第1方向上第1晶体管单元44a的两侧形成沟道。因此，如图7中实线箭头所示，在第1晶体管单元44a处有电流流过。此时，与第1实施方式不同，在二极管单元46a处无电流流过。通过该第1检查工序，能够检查第1晶体管单元44a。

[0082] 另一方面，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，若将驱动信号选择性地输入第2栅极焊盘36b，则在第1方向上第2晶体管单元44b的两侧形成沟道。因此，如图7中虚线箭头所示，在第2晶体管单元44b处有电流流过。此时，与第1实施方式不同，在二极管单元46a处无电流流过。通过该第2检查工序，能够检查第2晶体管单元44b。另外，在图7中，方便起见，将第1检查工序中流过的电流(实线箭头)与第2检查工序中流过的电流(虚线箭头)一并记载。

[0083] 综上，分别对于第1晶体管单元44a、第2晶体管单元44b，即使由比现有小的电流也能够确保高电流密度。此外，在相同电流密度的情况下，由于可以是比现有电流小的电流，因此能够抑制局部的电流集中。

[0084] 此外，在本实施方式中，由第1栅极电极26a与第2栅极电极26b规定的单元42成为作为分离单元46的二极管单元46a。因此，在第1检查工序中，即使对第1栅极电极26a施加驱动信号，在第1栅极电极26a侧也不会形成沟道。此外，在第2检查工序中，即使在第2栅极电极26b施加驱动信号，在第2栅极电极26b侧也不会形成沟道。因此，在由第1栅极电极26a与第2栅极电极26b规定的单元42中，不存在电流分别流过单侧的情况。因此，对于全部的晶体管单元44，能够在两侧同时形成沟道的状态下进行检查。此外，能够对第1晶体管单元44a、第2晶体管单元44b的整体通电同样的电流。

[0085] (第2变形例)

[0086] 在第2实施方式中，作为分离单元46，示出了二极管单元46a的例子。然而，作为分离单元46只要是作为晶体管不发挥功能的单元42，换言之，只要是即使对栅极焊盘36施加驱动信号电流也不流过的单元42即可。例如图8所示，也能够不与第1焊盘32电连接而是采用电浮游状态的浮动单元46b。在该情况下，也能够起到与上述实施方式同样的效果。

[0087] 此外，在图8中，方便起见，将第1检查工序中流过的电流(实线箭头)与第2检查工序中流过的电流(虚线箭头)一并记载。

[0088] (第3实施方式)

[0089] 在本实施方式中，省略对与上述实施方式通用的部分的说明。

[0090] 在本实施方式中，如图9以及图10所示，作为栅极焊盘36，除第1栅极焊盘36a以及第2栅极焊盘36b之外，还具有第3栅极焊盘36c。此外，作为栅极布线38，除第1栅极布线38a以及第2栅极布线38b之外，还具有连接于第3栅极焊盘36c的第3栅极布线38c。并且，作为栅极电极26，除第1栅极电极26a以及第2栅极电极26b之外，还具有与第3栅极焊盘36c电连接的第3栅极电极26c。

[0091] 此外，在第1方向上，位于第1栅极电极26a旁边的种类不同的栅极电极26设为第2栅极电极26b，另一方面，位于第3栅极电极26c旁边的种类不同的栅极电极26设为第2栅极电极26b。换言之，第1栅极电极26a与第3栅极电极26c不相邻。

[0092] 并且，作为晶体管单元44，其特征在于包括：由相邻的第1栅极电极26a与第2栅极电极26b规定的第3晶体管单元44c，以及由相邻的第2栅极电极26b与第3栅极电极26c规定的第4晶体管单元44d。除此之外的点与第1实施方式相同。

[0093] 在如图9以及图10所示例中，作为晶体管单元44，除第3晶体管单元44c、第4晶体管单元44d之外，还具有第1晶体管单元44a以及由相邻的一对第3电极26c规定的第6晶体管单元44f。并且，以各晶体管单元44a、44c、44d、44f的个数相等的方式周期地配置各晶体管单元44a、44c、44d、44f。详细而言，在第1方向上，两个第1晶体管单元44a，一个第3晶体管单元44c，一个第4晶体管单元44d，两个第6晶体管单元44f，一个第4晶体管单元44d，一个第3晶体管单元44c被依次配置从而成为一套。换言之，在第1方向上，由三根第1栅极电极26a，一根第2栅极电极26b，三根第3栅极电极26c，一根第2栅极电极26b组成一套。

[0094] 在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，若将驱动信号选择性地输入第1栅极焊盘36a以及第2栅极焊盘36b，则在第1栅极电极26a以及第2栅极电极26b附近形成沟道。具体而言，如图10所示，在第1方向上第1晶体管单元44a的两侧以及第3晶体管单元44c的两侧，第4晶体管单元44d的第2栅极电极26b侧形成沟道。因此，如图10中实线箭头所示，电流流过。通过该第1检查工序，能够检查第1晶体管单元44a，第3晶体管单元44c以及第4晶体管单元44d的一半。

[0095] 另一方面，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，若将驱动信号选择性地输入第2栅极焊盘36b以及第3栅极焊盘36c，则在第2栅极电极26b以及第3栅极电极26c附近形成沟道。具体而言，如图10所示，在第1方向上第4晶体管单元44d的两侧，第6晶体管单元44f的两侧以及第3晶体管单元44c的第2栅极电极26b侧形成沟道。因此，如图10中虚线箭头所示，电流流过。通过该第2检查工序，能够检查第4晶体管单元44d，第6晶体管单元44f以及第3晶体管单元44c的一半。此外，在图10中，方便起见，将第1检查工序中流过的电流(实线箭头)与第2检查工序中流过的电流(虚线箭头)一并记载。

[0096] 在这样的本实施方式中，由于具有多个栅极焊盘36，能够由各自分开的工序来对第3晶体管单元44c，第4晶体管单元44d的两侧同时进行检查，因此即使由比现有电流小的电流也能够确保高电流密度。此外，在相同电流密度的情况下，由于可以是比现有电流小的电流，因此能够抑制局部的电流集中。

[0097] 此外，虽然具有三种的栅极焊盘36a、36b、36c，但由于以两次检查就能够检查全部的晶体管单元44(44a、44c、44d、44f)，因此能够缩短检查时间。

[0098] 此外，能够在两侧同时形成沟道的状态下，对由相互不同的栅极电极26规定的第3晶体管单元44c，第4晶体管单元44d的全部进行检查。因此，也包含由相同种类的栅极电极26规定的第1晶体管单元44a，第6晶体管单元44f，能够在两侧同时形成沟道的状态下对全部的晶体管单元44进行检查。

[0099] 进而，能够对第3晶体管单元44c，第4晶体管单元44d的全部通电同样的电流。

[0100] 另外，在本实施方式中，示出了所有种类的晶体管单元44的个数相等的例子，但个数的组合并不局限于所述例子。此外，作为由相同种类的栅极电极26规定的晶体管单元44包含第2晶体管单元44b亦可。

[0101] (第3变形例)

[0102] 在第3实施方式中，示出了包含由相同种类的栅极电极26规定的晶体管单元44，例如第1晶体管单元44a或第6晶体管单元44f的例子。然而，如图11以及图12所示，作为晶体管单元44仅包含第3晶体管单元44c以及第4晶体管单元44d而构成亦可。在如图11以及图12所示的例子中，以各晶体管单元44c、44d的个数相等的方式，周期地配置各晶体管单元44c、44d。具体而言，在第1方向上，由一根第1栅极电极26a，一根第2栅极电极26b，一根第3栅极电极26c，一根第2栅极电极26b组成一套，其周期性重复。由此，在第1方向上，一个第3晶体管单元44c，一个第4晶体管单元44c，一个第4晶体管单元44d，一个第3晶体管单元44c被依次配置从而组成一套。

[0103] 在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，若将驱动信号输入第1栅极焊盘36a以及第2栅极焊盘36b，则在第3晶体管单元44c的两侧以及第4晶体管单元44d的第2栅极电极26b侧形成沟道。因此，如图12中实线箭头所示电流流过，通过该第1检查工序，能够检查第3晶体管单元44c与第4晶体管单元44d的一半。

[0104] 另一方面，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，若将驱动信号输入第2栅极焊盘36b以及第3栅极焊盘36c，则在第4晶体管单元44d的两侧以及第3晶体管单元44c的第2栅极电极26b侧形成沟道。因此，如图12中虚线箭头所示电流流过，通过该第2检查工序，能够检查第4晶体管单元44d与第3晶体管单元44c的一半。另外，在图12中，方便起见，将第1检查工序中流过的电流(实线箭头)与第2检查工序中流过的电流(虚线箭头)一并记载。

[0105] 由此，对于全部的晶体管单元44能够通电同样的电流。

[0106] (第4实施方式)

[0107] 在本实施方式中，省略对与所述实施方式通用的部分的说明。

[0108] 在本实施方式中，与第3实施方式相同，具有三种栅极焊盘36a、36b、36c，三种栅极布线38a、38b、38c以及三种栅极电极26a，26b，26c。并且，如图13以及图14所示，作为晶体管单元44，其特征在于除第3晶体管单元44c以及第4晶体管单元44d之外，还包含由相邻的第3栅极电极26c与第1栅极电极26a规定的第5晶体管单元44e。换言之，晶体管单元44仅具有第3晶体管单元44c、第4晶体管单元44d以及第5晶体管单元44e。除此之外的点与第1实施方式相同。

[0109] 详细而言，以各晶体管单元44c、44d、44e的个数相等的方式，周期性地配置各晶体管单元44c、44d、44e。在第1方向上，一根第1栅极电极26a，一根第2栅极电极26b以及一根第3栅极电极26c被依次配置从而组成一套，其周期性重复。由此，在第1方向上，一个第3晶体管单元44c，一个第4晶体管单元44c以及一个第5晶体管单元44e被依次配置从而组成一套。

[0110] 在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，将驱动信号输入第1栅极焊盘36a以及第2栅极焊盘36b。这样的话，在第3晶体管单元44c的两侧、第4晶体管单元44d的第2栅极电极26b侧以及第5晶体管单元44e的第1栅极电极26a侧形成沟道。因此，如图
14中实线箭头所示电流流过。通过该第1检查工序，能够检查第3晶体管单元44c、第4晶体管单元44d的一半以及第5晶体管单元44e的一半。

[0111] 此外，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，将驱动信号输入第2栅极焊盘36b以及第3栅极焊盘36c。这样的话，在第4晶体管单元44d的两侧、第3晶体管单元44c的第2栅极电极26b侧以及第5晶体管单元44e的第3栅极电极26c侧形成沟道。因此，如图14中虚线箭头所示电流流过。通过该第2检查工序，能够检查第4晶体管单元44d、第3晶体管单元44c的一半以及第5晶体管单元44e的一半。

[0112] 进一步，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，将驱动信号输入第3栅极焊盘36c以及第1栅极焊盘36a。这样的话，在第5晶体管单元44e的两侧、第3晶体管单元44c的第1栅极电极26a侧以及第4晶体管单元44d的第3栅极电极26c侧形成沟道。因此，如图14中单点划线箭头所示电流流过。通过该第3检查工序，能够检查第5晶体管单元44e、第3晶体管单元44c的一半以及第4晶体管单元44d的一半。另外，在图14中，方便起见，将第1检查工序中流过的电流(实线箭头)、第2检查工序中流过的电流(虚线箭头)以及第3检查工序中流过的电流(单点划线箭头)一并记载。

[0113] 由此，对于第3晶体管单元、第4晶体管单元以及第5晶体管单元的任意一个，能够由比现有电流小的电流来确保高电流密度。此外，对于由不同的栅极规定的第3晶体管单元、第4晶体管单元以及第5晶体管单元的全部，能够在两侧同时形成沟道的状态下进行检查。此外，能够对第3晶体管单元，第4晶体管单元，第5晶体管单元的全部通电同样的电流。

[0114] 在这样的本实施方式中，也具有多个栅极焊盘36，能够由各自分开的工序来对第3晶体管单元44c、第4晶体管单元44d以及第5晶体管单元44e的两侧同时进行检查。因此，即使是比现有电流小的电流，也能够确保高电流密度。此外，在相同电流密度的情况下，由于可以是比现有电流小的电流，因此能够抑制局部的电流集中。

[0115] 此外，能够在两侧同时形成沟道的状态下对由相互不同的栅极电极26规定的第3晶体管单元44c、第4晶体管单元44d以及第5晶体管单元44e的全部进行检查。因此，能够在两侧同时形成沟道的状态下对全部的晶体管单元44进行检查。

[0116] 进而，能够对第3晶体管单元44c、第4晶体管单元44d以及第5晶体管单元44e的全部通电同样的电流。

[0117] (第4变形例)

[0118] 在上述实施方式中，示出了将全部的单元42作为晶体管单元44且通过三个栅极焊盘36a、36b、36c进行三次通电，对由不同的栅极电极26规定的晶体管单元44的全部进行两侧同时检查的例子。然而，如图15所示，作为将晶体管单元44与分离单元46c交替的配置的结构，通过三个栅极焊盘36a、36b、36c进行三次通电，也能够对由不同的栅极电极26规定的晶体管单元44的全部进行两侧同时检查。在图15中，分离单元46c成为浮动单元。

[0119] 在图15中，与第1实施方式相同，栅极电极26呈环状，在第1方向上，按照第1栅极电极26a、第2栅极电极26b以及第3栅极电极26c的顺序周期性配置。此外，由各栅极电极26规定的单元42，换言之，环状的栅极电极26内的单元42成为分离单元46c。此外，作为晶体管单元44具有第3晶体管单元44c、第4晶体管单元44d以及第5晶体管单元44e。若着眼于晶体管单元44，则在第1方向上，按第3晶体管单元44c，第4晶体管单元44d，第5晶体管单元44e的顺序周期性配置。

[0120] 并且，与第4实施方式相同，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，将驱动信号输入第1栅极焊盘36a以及第2栅极焊盘36b。这样的话，如图15中实线箭头所示电流流过，通过该第1检查工序，能够检查第3晶体管单元44c、第4晶体管单元44d的一半以及第5晶体管单元44e的一半。

[0121] 此外，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，将驱动信号输入第2栅极焊盘36b以及第3栅极焊盘36c。这样的话，如图15中虚线箭头所示电流流过，通过该第2检查工序，能够检查第4晶体管单元44d、第3晶体管单元44c的一半以及第5晶体管单元44e的一半。

[0122] 进一步，在第1焊盘32与第2焊盘40之间施加规定的电压的状态下，将驱动信号输入第3栅极焊盘36c以及第1栅极焊盘36a。这样的话，如图15中单点划线箭头所示电流流过，通过该第3检查工序，能够检查第5晶体管单元44e、第3晶体管单元44c的一半以及第4晶体管单元44d的一半。另外，在图15中，方便起见，将第1检查工序中流过的电流(实线箭头)、第2检查工序中流过的电流(虚线箭头)以及第3检查工序中流过的电流(单点划线箭头)一并记载。

[0123] (第5实施方式)

[0124] 在本实施方式中，省略对与上述实施方式通用的部分的说明。

[0125] 本实施方式的特征在于多个栅极焊盘36在筛选后相互短路。除此之外的点与第1实施方式相同。

[0126] 如图16所示，在本实施方式中，在第1实施方式所示的半导体元件10d连接外部连接用的端子54(引线)，构成半导体封装10p。该半导体封装10p相当于半导体装置。

[0127] 端子54经由焊丝56与对应的焊盘电连接。作为端子54至少包含栅极端子54a。在本实施方式中，栅极端子54a中的半导体基板12侧的端部成为T字形。并且，在T字的一方经由焊丝56连接第1栅极焊盘36a，在另一方经由焊丝56连接第2栅极焊盘36b。

[0128] 另外，在图16所示的例子中，除栅极焊盘36以外，还具有温度检测用焊盘58、电流检测用焊盘60以及发射极检测用焊盘62，这些焊盘58、60、62也经由焊丝56与对应的端子54连接。

[0129] 在这样构成的半导体封装10p中，半导体元件10d具有第1实施方式所示的结构。因此，能够对形成半导体封装10p前的半导体元件10d实施上述筛选。此外，在半导体封装10p的状态下，由于栅极焊盘36a、36b连接于通用的栅极端子54a，因此能够使各晶体管单元44进行共通动作。

[0130] 此外，不仅对第1实施方式所示半导体元件10d，还能够对所述的其他的实施方式、变形例所示的半导体元件10d采用同样的结构。此外，在上述中，示出了半导体封装10p具备半导体元件10d与端子54的例子，但也可以进一步具备模具树脂或散热板等。

[0131] (第5变形例)

[0132] 还可以是具备多个所述半导体封装10p来构成半导体单元10u。在该情况下，半导体单元10u相当于半导体装置。

[0133] 图17所示的半导体单元10u具有六个半导体封装10p(六个半导体装置10)。此外，具有续流二极管(FWD)分别形成的六个二极管芯片64。并且，如图18所示，构成3相逆变器。

[0134] 高压侧的3组半导体封装10p以及二极管芯片64配置于高电位侧的P端子66上。并且，各半导体元件10d的第2焊盘40以及各二极管芯片64的阳极电极与P端子66电连接。并且，对于半导体封装10p与二极管芯片64的各组，配置一个中继构件68。中继构件68的一端电连接于半导体元件10d的第1焊盘32以及二极管芯片64的阴极电极。

[0135] 另一方面，低压侧的3组半导体封装10p以及二极管芯片64配置于输出端子70u、70v、70w上。并且，各半导体元件10d的第2焊盘40以及各二极管芯片64的阳极电极与对应的输出端子70u、70v、70w电连接。此外，所述中继构件68的另一端分别与对应的输出端子70u、
70v、70w电连接。并且，低电位侧的N端子72以覆盖低电位侧的全部的半导体元件10d的第1焊盘32以及二极管芯片64的阴极电极的方式被配置。该N端子72与3组半导体元件10d的第1焊盘32以及二极管芯片64的阴极电极电连接。另外，符号74是模具树脂。

[0136] 像这样，在P端子66与N端子72之间串联配置1组半导体元件10d(IGBT)，并且具有各半导体元件10d与二极管芯片64(FWD)逆并联连接而构成的3个上下支路。并且，上下支路的中点与对应的输出端子70u、70v、70w连接。

[0137] 在像这样构成的半导体单元10u中，半导体元件10d具有例如第1实施方式所示的结构。因此，能够对形成半导体封装10p前的半导体元件10d实施上述筛选。此外，由于栅极焊盘36a、36b连接于通用的栅极端子54a，因此能够使各晶体管单元44共通动作。此外，在半导体元件10d为RCIGBT的情况下，不需要二极管芯片64。

[0138] (第6实施方式)

[0139] 在本实施方式中，省略对与所述实施方式通用的部分的说明。

[0140] 如图19所示，在本实施方式中，在第1实施方式所示的半导体元件10d连接端子54从而构成半导体封装10p。该半导体封装10p相当于半导体装置。与第5实施方式的半导体封装10p不同的点在于多个栅极焊盘36即使在筛选后也被电分离。即，在半导体封装10p中，第1栅极焊盘36a与第2栅极焊盘36b分别连接于不同的栅极端子54a。除此之外的点与第5实施方式相同。

[0141] 在这样构成的半导体封装10p中，半导体元件10d具有第1实施方式所示的结构。因此，能够对形成半导体封装10p前的半导体元件10d实施所述筛选。

[0142] 此外，即使在半导体封装10p的状态下，栅极焊盘36a、36b也连接于相互不同的栅极端子54a。因此，在半导体封装10p的状态下，即使是比现有电流小的电流，也能够进行高电流密度的检查。此外，在相同电流密度的情况下，由于可以是比现有电流小的电流，因此能够抑制局部的电流集中。

[0143] 另外，不仅对第1实施方式所示的半导体元件10d，对所述的其他实施方式、变形例所示的半导体元件10d也能够采用同样的结构。此外，在上述中，示出了半导体封装10p具备半导体元件10d与端子54的例，但也可以进一步具备模具树脂或散热板等。

[0144] 此外，使用本实施方式所述的半导体封装10p，如第5变形例所示，还能够形成半导体单元10u。在该情况下，即使在半导体单元10的状态下，栅极焊盘36a、36b也连接于相互不同的栅极端子54a。因此，对于第1栅极焊盘36a以及第2栅极焊盘36b，也能够经由不同的栅极端子54a输入相同的驱动信号，使各晶体管单元44共通动作。此外，以任意的定时使驱动信号为不同，还能够使例如第1晶体管单元44a与第2晶体管单元44b的动作错开。

[0145] (第6变形例)

[0146] 第6变形例是多个栅极焊盘36分别连接于相互不同的栅极端子54a的情况的变形例。

[0147] 例如，在只具有一个栅极焊盘36，使全部的晶体管单元44同时接通的现有的半导体单元中，若半导体元件10d串联连接构成的上下支路的一个短路的话，则在断开时，集电极电流Ic与集电极-发射极间电压Vce成为图20所示情况。若输入断开信号作为驱动信号，则集电极电流Ic急剧减少且电压Vce急剧跳升。即，产生较大的断开电涌电压。此外，在图20中，用实线表示集电极电流Ic，用虚线表示电压Vce。

[0148] 在此，考虑通过例如第4变形例(图15参照)所示的半导体元件10d来构成图21所示的半导体单元10u(逆变器电路)，U相的上下支路中的上支路侧短路的情况。在该逆变器电路中，构成各支路的半导体元件10d在设置于外围区域12s的一部分的检测区域具有周知的电流检测器76。该电流检测器76具有与晶体管单元44相同的构造，检测区域的面积为主区域12m的面积的例如数千分之一。并且，检测流过电流检测器76的电流流过未图示的检测电阻而产生的电压，从而检查短路的有无。另外，在图21中，符号102表示电动发动机，符号104表示电源。

[0149] 此外，如图22所示，半导体元件10d具有三种晶体管单元44c、44d、44e。如第4变形例中所示，通过输入第1栅极焊盘36a以及第2栅极焊盘36b的驱动信号来主要控制第3晶体管单元44c。此外，通过输入第2栅极焊盘36b以及第3栅极焊盘36c的驱动信号来主要控制第4晶体管单元44d。此外，通过输入第3栅极焊盘36c以及第1栅极焊盘36a的驱动信号来主要控制第5晶体管单元44e。进一步，各栅极焊盘36a、36b、36c连接于相互不同的栅极端子54a。
另外，在图22中，对应第3晶体管单元44c形成电流检测器76。

[0150] 并且，未图示的栅极驱动器仅在基于上述检测电阻的电压检测到短路的情况下，如图23所示，对三个栅极焊盘36a、36b、36c阶段性的(错开时间)输入断开信号。由此，能够降低电压Vce的跳升且能够抑制短路能量。由此，能够抑制上下支路双方都短路。另外，在短路时以外使各晶体管单元44共通动作。此外，在图23中，用实线表示集电极电流Ic，用虚线表示电压Vce。

[0151] 在上述中，示出了具有电流检测器76以及检测电阻的例子，但也可以使用分流电阻。此外，上述结构能够适用于第4变形例以外的变形例、各实施方式所示的半导体元件10d。

[0152] (第7变形例)

[0153] 在第7变形例中，多个栅极焊盘36连接于相互不同的栅极端子54a。

[0154] 在第6变形例中，示出了关于在半导体单元10u的状态下，在多个栅极焊盘36被电分离的结构中，断开时的栅极控制。在本变形例中，在导通时，栅极驱动器仅在多个栅极焊盘36的一部分输入接通信号作为驱动信号，由此检测短路的有无。并且，仅在确认未短路的情况下，对剩余的栅极焊盘36也输入接通信号。

[0155] 考虑通过例如第2变形例(参照图8)所示的半导体元件10d构成半导体单元10u(逆变器电路)的情况。各支路的半导体元件10d具有第1晶体管单元44a以及第2晶体管单元44b。此外，各半导体元件10d具有电流检测器76。如图24所示，电流检测器76与检测电阻78串联连接。

[0156] 导通时，栅极驱动器首先仅对第1栅极焊盘36a输入接通信号。由此，第1晶体管单元44a以及电流检测器76的IGBT成为接通。此时，电流Ic、电压Vce以及栅极电压Vg如图25所示的波形那样进行变化。并且，栅极驱动器基于检测电阻78的两端电压Vs来判定是否发生了短路。在未发生短路的情况下，栅极驱动器也对第2栅极焊盘36b输入接通信号。由此，第2晶体管单元44b，即全部的晶体管单元44成为接通。并且，如图25所示的波形那样，电流Ic、电压Vce以及栅极电压Vg进行变化。

[0157] 这样，由于阶段性地接通晶体管单元44，因此与同时使全部的晶体管单元44接通的情况相比，能够减少一次性对栅极电极26充电的电荷的量。由此，能够使栅极电极26a的电源变小。此外，由于能够在栅极容量较小的状态下导通，因此能够使导通花费的时间变短，进而能够降低导通损失。

[0158] 此外，在基于检测电阻78的两端电压Vs判定发生了短路的情况下，能够将连接于第2栅极焊盘36b的第2栅极电极26从断开的状态切断。因此，能够抑制断开电涌与外加能量。

[0159] 然而，如图24所示，检测电阻78的两端电压Vs由向电流检测器76的分流电流与检测电阻78来决定，或不超过并联连接的晶体管单元44的电压Vce。因此，若在想要检测的时刻，电压Vce过低的话，即使在主区域12m的晶体管单元44流过较多的电流，也有两端电压Vs不上升，无法检测短路的担忧。对此，根据上述，电流检测器76仅由首先输入接通信号的第1栅极焊盘36a来控制。因此，如图25所示，能够在与使全部的晶体管单元44接通的状态相比电压Vce高的状态下，来检测两端电压Vs。因此，能够高精度地检测短路的有无。

[0160] 另外，上述结构也能够对第2变形例以外的变形例、各实施方式所示的半导体元件10d适用。

[0161] (第8变形例)

[0162] 在第8变形例中，多个栅极焊盘36分别连接于相互不同的栅极端子54a。

[0163] 在本例中，如图26所示，多个半导体元件10d并联连接从而构成一个支路(例如构成U相的低压侧的支路)。

[0164] 在只具有一个栅极焊盘36且使全部的晶体管单元44同时接通的现有的半导体元件10d中，例如图27所示，由多个控制IC来控制构成一个支路的多个半导体元件10d时会产生问题。在图27中，示出了由两个控制IC来控制两个半导体元件10d的例子。由于控制IC的特性差，在并联连接的两个半导体元件10d之间，IGBT的动作产生不均。

[0165] 对此，在本变形例中，如图28所示，在两个半导体元件10d中，各栅极焊盘36a、36b连接于相互不同的栅极端子54a。此外，两个栅极端子54a的一个与各半导体元件10d的第1栅极焊盘36a连接，栅极端子54a的另一个与各半导体元件10d的第2栅极焊盘36b连接。因此，即使在两个控制IC存在特性差，该特性差的影响在并联连接的两个半导体元件10d处大致相等。因此，能够抑制IGBT的动作产生不均。

[0166] 此外，上述结构也能够适用于具有三个以上的栅极焊盘36的半导体元件10d。

[0167] 以上，对本申请优选的实施方式进行了说明，但本申请并不局限于所述实施方式以及变形例，在不脱离本申请的主旨的范围内能够实施各种各样的变形。

[0168] 示出了IGBT的例作为形成于半导体基板12的元件。然而，也能够采用IGBT以外的具有栅极电极26的晶体管，例如MOSFET。

[0169] 示出了沟槽栅极构造的IGBT的例。然而，栅极电极26的构造不局限于上述例子，也能够适用于例如平面构造的IGBT。

[0170] 虽示出了N沟道型的IGBT的例子，但不用说也能够适用于P沟道型的IGBT。

[0171] 示出了多个种类的晶体管单元44在第1方向上周期性配置的例子。然而，非周期性的配置亦可。

[0172] 示出了第2焊盘40形成于半导体基板12的第2面12b处的例子，即纵型的IGBT的例。然而，第2焊盘40形成于与第1焊盘32相同的第1面12a处亦可。即也能够采用横型的IGBT或MOSFET。