芯片封装结构

摘要

一种芯片封装结构包含一芯片。芯片的两侧分别设置复数个第一接垫及复数个第二接垫。该复数个第一接垫对应地电性连接一芯片选择电极、该复数个第二接垫及外露的导体。互相电性连接的第一接垫与第二接垫在垂直方向上并非对齐，且是使用垂直连接件及内导体相连接。芯片包含复数个绝缘层，而内导体为该复数个绝缘层分开在不同高度上。

权利要求

1.一种芯片封装结构，包含至少一芯片，该至少一芯片包含：一基材；

一芯片电路，形成于该基材上；

复数个绝缘层，形成于该基材上；

一芯片选择电极，形成于该基材或形成于该复数个绝缘层内，并连接该芯片电路，以启动该芯片电路；

复数个第一导体，被该复数个绝缘层分开在不同高度上；

复数个第一垂直连接件，分别连接该复数个第一导体，并延伸至该基材的一表面，其中该表面与该复数个绝缘层是相对的；

复数个第二垂直连接件，分别连接该复数个第一导体，并延伸至该复数个绝缘层的一表面，其中该复数个绝缘层的该表面与该基材是相对的；

一第三垂直连接件，电性连接该芯片选择电极，并延伸至该基材的该表面；

一第四垂直连接件，贯穿该复数个绝缘层与该基材；

一第二导体，形成于该复数个绝缘层的该表面，并连接该第四垂直连接件；

复数个第一接垫，形成于该基材的该表面，并对应地连接该复数个第一垂直连接件、该第三垂直连接件和该第四垂直连接件；以及复数个第二接垫，形成于该复数个绝缘层的该表面，并对应连接该复数个第二垂直连接件。

2.根据权利要求1所述的芯片封装结构，还包含一第三导体，其中该第三导体连接该第三垂直连接件与该芯片选择电极。

3.根据权利要求1所述的芯片封装结构，其中该芯片选择电极形成于该基材与该复数个绝缘层之间。

4.根据权利要求1所述的芯片封装结构，还包含一绝缘垫，其中该绝缘垫形成于该第二导体上。

5.根据权利要求4所述的芯片封装结构，其中该绝缘垫部分覆盖该第二导体。

6.根据权利要求1所述的芯片封装结构，其中每个该第一导体使用不同的端部连接该复数个第一垂直连接件中一对应者和该复数个第二垂直连接件中一对应者。

7.根据权利要求1所述的芯片封装结构，其中该第三垂直连接件与部分的该复数个第一垂直连接件在垂直方向上与该复数个第二垂直连接件对齐。

8.根据权利要求1所述的芯片封装结构，其中该复数个第一接垫或该复数个第二接垫包含铜、铝、焊料或钨。

9.根据权利要求1所述的芯片封装结构，其中每个该第一垂直连接件、每个该第二垂直连接件、该第三垂直连接件或该第四垂直连接件包含铜或钨。

10.根据权利要求1所述的芯片封装结构，还包含复数个焊料或铜柱凸块，其中该复数个焊料或铜柱凸块分别形成于该复数个第一或第二接垫。

11.一种芯片封装结构，包含至少一芯片，该至少一芯片包含：一基材；

一芯片电路，形成于该基材上；

复数个绝缘层，形成于该基材上；

一芯片选择电极，形成于该基材或形成于额外的绝缘层内，该额外的绝缘层覆盖一电路，该电路形成于该基材上并连接该芯片电路，以启动该芯片电路；

复数个第一导体，被该复数个绝缘层分开在不同高度上；

复数个第一垂直连接件，分别连接该复数个第一导体，并延伸至该基材的一表面，其中该表面与该复数个绝缘层是相对的；

复数个第二垂直连接件，分别连接该复数个第一导体，并延伸至该复数个绝缘层的一表面，其中该复数个绝缘层的该表面与该基材是相对的；

一第三垂直连接件，电性连接该芯片选择电极，并延伸至该复数个绝缘层的该表面；以及一第二导体，形成于该复数个绝缘层的一表面，并连接该第三垂直连接件。

12.根据权利要求11所述的芯片封装结构，其中每个该第一导体使用不同的端部对应连接该复数个第一垂直连接件中之一和该复数个第二垂直连接件中之一。

13.根据权利要求11所述的芯片封装结构，还包含一绝缘垫，其中该绝缘垫形成于该第二导体上。

14.根据权利要求13所述的芯片封装结构，该绝缘垫部分覆盖该第二导体。

15.根据权利要求11所述的芯片封装结构，还包含一第四垂直连接件，其中该第四垂直连接件连接该芯片选择电极，并延伸至该基材的该表面。

16.根据权利要求15所述的芯片封装结构，其中该第三和四垂直连接件是在垂直方向上对齐。

17.根据权利要求11所述的芯片封装结构，其中部分的该复数个第一垂直连接件对应地在垂直方向上与部分的该复数个第二垂直连接件对齐。

18.根据权利要求11所述的芯片封装结构，还包含复数个第一接垫，其中该复数个第一接垫对应连接该复数个第一垂直连接件。

19.根据权利要求18所述的芯片封装结构，还包含复数个第二接垫，其中该复数个第二接垫对应连接该复数个第二垂直连接件。

20.根据权利要求19所述的芯片封装结构，还包含复数个焊料或铜柱凸块，其中该复数个焊料或铜柱凸块分别形成于该复数个第一或第二接垫。

说明书

芯片封装结构

技术领域

[0001] 本发明涉及一种包含至少一可堆叠芯片的芯片封装。

背景技术

[0002] 芯片堆叠技术可让两芯片更为靠近，由此实现两芯片间更快数据传输及消耗较少的能量。记忆芯片可堆叠一起，以获得具有更大储存空间的记忆模块。除堆叠相同的两芯片外，具不同功能的芯片也可堆叠一起，以结合不同功能。

[0003] 在一记忆芯片堆叠中，每个记忆芯片具有一芯片选择电极(chip select(CS)terminal)。芯片选择电极是用于启动记忆芯片。例如，一动态存取记忆体芯片可有列地址选通(row address strobe；RAS)、行地址选通(column address strobe)或芯片选择接点(chip select pin)作为芯片选择电极。当信号施加在位于记忆芯片堆叠中的芯片的芯片选择电极时，该芯片可存取，而其他芯片则不能。

[0004] 传统上，施加在记忆芯片堆叠中的信号是流经导线(wires)。这些导线需额外的制程来形成，故会增加制作成本。此外，长导线会造成信号延迟，且会占据较多的空间，导致制作出大的记忆芯片堆叠。

发明内容

[0005] 针对上述问题，新的封装芯片被提出。

[0006] 本发明一实施例的芯片封装结构包含至少一芯片。至少一芯片包含一基材、一芯片电路、复数个绝缘层、一芯片选择电极、复数个第一导体、复数个第一垂直连接件、复数个第二垂直连接件、一第三垂直连接件、一第四垂直连接件、一第二导体、复数个第一接垫，以及复数个第二接垫。芯片电路形成于基材上。复数个绝缘层形成于基材上。芯片选择电极形成于基材上或在该复数个绝缘层内。芯片选择电极连接芯片电路，以启动该芯片电路。复数个第一导体被该复数个绝缘层分开在不同高度上。复数个第一垂直连接件分别连接该复数个第一导体，并延伸至基材的一表面，其中该表面与该复数个绝缘层是相对的。复数个第二垂直连接件分别连接该复数个第一导体，并延伸至该复数个绝缘层的一表面，其中该复数个绝缘层的表面与基材是相对的。第三垂直连接件电性连接芯片选择电极，并延伸至基材的表面。第四垂直连接件贯穿该复数个绝缘层与基材。第二导体形成于该复数个绝缘层的表面，并连接第四垂直连接件。复数个第一接垫形成于基材的表面，并对应地连接该复数个第一垂直连接件、第三垂直连接件和第四垂直连接件。复数个第二接垫形成于该复数个绝缘层的表面，并对应连接该复数个第二垂直连接件。

[0007] 本发明一实施例的芯片封装包含至少一芯片。至少一芯片包含一基材、一芯片电路、复数个绝缘层、一芯片选择电极、复数个第一导体、复数个第一垂直连接件、复数个第二垂直连接件、一第三垂直连接件，以及一第二导体。芯片电路，形成于基材上。复数个绝缘层，形成于基材上。芯片选择电极形成于基材上或在额外的绝缘层内。额外的绝缘层覆盖一电路，该电路形成于基材上并连接芯片电路，以启动该芯片电路。复数个第一导体被该复数个绝缘层分开在不同高度上。复数个第一垂直连接件分别连接该复数个第一导体，并延伸至基材的一表面，其中该表面与该复数个绝缘层是相对的。复数个第二垂直连接件分别连接该复数个第一导体，并延伸至该复数个绝缘层的一表面，其中该复数个绝缘层的表面与基材是相对的。第三垂直连接件电性连接芯片选择电极，并延伸至该复数个绝缘层的表面。第二导体形成于额外的绝缘层的一表面，并连接第三垂直连接件。

[0008] 本发明实施例的芯片封装使用垂直连接件及形成在不同高度且连接垂直连接件的导体来启动芯片。因此，信号传输路径短，且制造成本低。

附图说明

[0009] 图1A为本发明一实施例的芯片封装的示意图。

[0010] 图1B为本发明一实施例的芯片封装的示意图。

[0011] 图2A为本发明另一实施例的芯片封装的示意图。

[0012] 图2B为本发明另一实施力的芯片封装的示意图。

[0013] 图3为本发明另一实施例的芯片封装的示意图。

[0014] 图4为本发明另一实施例的芯片封装的示意图。

[0015] 其中，附图标记说明如下：

[0016] 1、1b、1'、1b'、2、2' 芯片封装结构

[0017] 11、11b、11'、11b'、21、21' 芯片

[0018] 12 电路板

[0019] 13 凸块

[0020] 14 接垫

[0021] 111 基材

[0022] 112 绝缘层

[0023] 113 芯片选择电极

[0024] 114 第一导体

[0025] 115 第一垂直连接件

[0026] 116 第二垂直连接件

[0027] 117 第三垂直连接件

[0028] 118 第四垂直连接件

[0029] 119 第二导体

[0030] 120 第一接垫(或含凸块)

[0031] 121 第二接垫(或含凸块)

[0032] 122 绝缘垫

[0033] 123 第三导体

[0034] 125 导电材料、焊料

[0035] 211 基材

[0036] 212 绝缘层

[0037] 213 芯片选择电极

[0038] 214 第一导体

[0039] 215 第一垂直连接件

[0040] 216 第二垂直连接件

[0041] 217 第三垂直连接件

[0042] 218 第二导体

[0043] 219 绝缘垫

[0044] 220 第四垂直连接件

[0045] 221 第一接垫(或含凸块)

[0046] 222 第二接垫(或含凸块)

[0047] 223 焊料、铜柱凸块

[0048] 1111 表面

[0049] 1121 表面

[0050] 2111 表面

[0051] 2121 表面

具体实施方式

[0052] 图1A为本发明一实施例的芯片封装结构1的示意图。如图1A所示，芯片封装结构1包含至少一芯片11。在本实施例中，芯片封装结构1包含复数个芯片11。复数个芯片11堆叠在电路板12上，其中电路板12的底面固定有至少复数个焊接凸块13。复数个焊接凸块13对应芯片封装1的芯片11。芯片封装1电性连接位于电路板12的上表面的接垫14，该复数个接垫14连接对应凸块13。当信号施加在一凸块13，一对应的芯片11可被启动。

[0053] 芯片11可为记忆体芯片，例如：动态存取记忆体芯片(DRAM chip)或快闪记忆芯片(flash memory chip)。本质上，记忆体芯片可包含用于定址记忆单元(memory cells)的地址输入端点(address input terminals)、用于传输数据至记忆单元或从记忆单元接受数据的数据输入/输出端点(data input/output temrinals)，以及电源供应端点(power supply terminals)。芯片封装结构1的芯片11的这些端点可被连接。

[0054] 参照图1A所示，每个芯片11包含一基材111、芯片电路、复数个绝缘层112，以及一芯片选择电极113。基材111可用作制造芯片11的基底。芯片电路可形成于基材111上。芯片选择电极113可形成于基材111，并连接芯片电路。芯片选择电极113用于启动芯片电路。复数个绝缘层112分别形成且垂直地堆叠在基材111上。基材111可包含硅或其他适合材料。基材111可为晶圆的部分。复数个绝缘层112可具有相同的厚度或不同的厚度。复数个绝缘层112可用非有机材料(例如：氮化物)或有机材料(例如：聚乙酰胺(polyimide)、氧化物或环氧化合物(epoxy))。绝缘层112可使用其他适合材料。在一实施例中，芯片选择电极113形成于基材111与复数个绝缘层112之间。

[0055] 参照图1A所示，芯片11可包含复数个第一导体114。复数个第一导体114可形成于芯片11内。第一导体114可为接垫(pad)。第一导体114可为线迹(trace)或导线(wire)。复数个第一导体114可被复数个绝缘层112分开在不同高度上。在一实施例中，每个第一导体114形成在基材111与对应的复数个绝缘层112中之一上，或者对应在复数个绝缘层112中之一上，如此复数个第一导体114可形成在不同高度上。

[0056] 在一实施例中，复数个第一导体114可具有相同的长度。在另一实施例中，至少一部份的第一导体114具有不同的长度。

[0057] 参照图1A所示，芯片11可进一步包含复数个第一垂直连接件115。复数个第一垂直连接件115对应连接复数个第一导体114，并延伸至基材111的一表面1111，其中该表面1111是与复数个绝缘层112相对的。在一实施例中，每个第一垂直连接件115连接对应第一导体114的一第一端部。

[0058] 参照图1A所示，芯片11可进一步包含复数个第二垂直连接件116。复数个第二垂直连接件116可对应连接复数个第一导体114，并延伸至复数个绝缘层112的一表面1121。在一实施例中，每个第二垂直连接件116连接对应第一导体114的一第二端部，其中第一导体114的第二端部与其第一端部是相对的。

[0059] 参照图1A所示，每个芯片11包含一第三垂直连接件117。第三垂直连接件117电性连接芯片选择电极113，并延伸至基材111的表面1111。在一实施例中，第三垂直连接件117直接连接芯片选择电极113。在一实施例中，第三垂直连接件117和部分的第一垂直连接件115与复数个第二垂直连接件116在垂直方向上对齐。在一实施例中，一第二垂直连接件116是形成在芯片选择电极113的上方。

[0060] 参照图1A所示，每个芯片11包含一第四垂直连接件118。第四垂直连接件118穿过复数个绝缘层112和基材111。

[0061] 参照图1A所示，每个芯片11包含一第二导体119。第二导体119形成于复数个绝缘层112的表面1121，并连接第四垂直连接件118。在一实施例中，第二导体119延伸至一相邻的第一垂直连接件115的上方。

[0062] 参照图1A所示，每个芯片11包含复数个第一接垫120。复数个第一接垫120形成于基材111的表面1111上，并对应连接复数个第一垂直连接件115、第三垂直连接件117及第四垂直连接件118。一芯片11的复数个第一接垫120用于连接芯片封装结构1内的位于下方的芯片11或电路板12。在一些实施例中，第一接垫120包含凸块。

[0063] 参照图1A所示，每个芯片11包含复数个第二接垫121。复数个第二接垫121形成于复数个绝缘层112的表面1121上，并对应连接复数个第二垂直连接件116。一芯片11的复数个第二接垫121用于连接位于上方的芯片11。

[0064] 参照图1A所示，复数个芯片11堆叠在电路板12上。位于最下面的芯片11的每个第一接垫120是使用导电材料或焊料125固定在电路板12上一对应的接垫14上。在相邻的两芯片11之间，位于上方的芯片11的每个第一接垫120是使用导电材料或焊料125连接位于下方的芯片11的一第二接垫121(或含凸块)或第二导体119。例如，当信号施加在从左边数来的第二焊料凸块13上时，信号会传输至第二低的芯片11的最左第一接垫120上，由于最左第一接垫120连接芯片选择电极113，因此第二低的芯片11被启动进而可被存取。

[0065] 参照图1A所示，在一实施例中，每个芯片11可包含一绝缘垫122。绝缘垫122形成于第二导体119上。绝缘垫122用于电性隔离相邻两芯片11。在一实施例中，绝缘垫122部分覆盖第二导体119。在一实施例中，第二导体119包含铜。

[0066] 在一实施例中，每个第一垂直连接件115、每个第二垂直连接件116、第三垂直连接件117或第四垂直连接件118包含钨、铜或其他。

[0067] 在一实施例中，第一导体114或第二导体119包含铜、钨或其他适合材料。

[0068] 图1B为本发明一实施例的芯片封装1b的示意图。参照图1A与图1B所示，图1B实施例的芯片封装1b类似图1A实施例。一主要不同之处在于图1B实施例的每个芯片11b的芯片选择电极113是形成于复数个绝缘层112内。

[0069] 图2A为本发明另一实施例的芯片封装结构1'的示意图。参照图1A与图1B所示，图2A实施例的芯片封装结构1'类似芯片封装结构1，而两芯片封装结构1和1'之间的一主要不同处在于芯片封装结构1'的每个芯片11'进一步包含一第三导体123，且其芯片选择电极
113并非位在任何第二垂直连接件116或导体的下方。第三导体123可和芯片选择电极113形成在同一高度，并连接芯片选择电极113与第三垂直连接件117。

[0070] 图2B为本发明另一实施例的芯片封装结构1b'的示意图。参照图2A与图2B所示，图2B实施例的芯片封装结构1b'类似图2A实施例。一主要不同在于图2B的每个芯片结构11b'的芯片选择电极113是形成在复数个绝缘层112内。

[0071] 图3为本发明另一实施例的芯片封装结构2的示意图。参照图3所示，芯片封装结构2包含至少一芯片21。在一实施例中，芯片封装结构2包含复数个芯片21，其中该复数个芯片
21是相堆叠。

[0072] 参照图3所示，每个芯片21包含一基材211、一芯片电路、复数个绝缘层212及一芯片选择电极213。基材211可用于制作芯片21的基底。芯片电路形成于基材211上。芯片选择电极213用于启动芯片电路。复数个绝缘层212可个别形成并于垂直方向上堆叠在基材211上。基材211可包含硅或其他适合材料。基材211可为晶圆的部分。复数个绝缘层212可具有相同或不同的厚度。复数个的绝缘层212可用非有机材料(例如：氮化物)或有机材料(例如：聚乙酰胺(polyimide)、氧化物或环氧化合物(epoxy))。复数个绝缘层212可使用其他适合材料制作。

[0073] 在一实施例中，芯片选择电极213形成在基材211上。

[0074] 参照图3所示，每个芯片21包含复数个第一导体214。复数个第一导体214形成于芯片21内。第一导体214可为接垫。第一导体214可为线迹或导线。复数个第一导体214可被复数个绝缘层212分隔在不同高度。在一实施例中，每个第一导体214形成于基材211或一对应的绝缘层212上。

[0075] 在一实施例中，复数个第一导体214可具有相同长度。在一实施例中，至少一部份的第一导体214具有不同的长度。

[0076] 参照图3所示，每个芯片21包含复数个第一垂直连接件215。复数个第一垂直连接件215对应连接复数个第一导体214，并延伸至基材211的一表面2111，其中表面2111与复数个绝缘层212是相对的。在一实施例中，每个第一垂直连接件215连接对应第一导体214的一第一端部。

[0077] 在一实施例中，复数个绝缘层212形成于基材211的背面。每个芯片21包括一前侧电路，前侧电路形成于表面2111上。额外的绝缘层可形成在基材211的前侧，覆盖前侧电路，其中芯片选择电极213形成在基材211与在前侧电路上的额外的绝缘层之间，或在前侧电路上的额外的绝缘层之内。

[0078] 参照图3所示，每个芯片21包含复数个第二垂直连接件216。复数个第二垂直连接件216对应连接复数个第一导体214，并延伸至复数个绝缘层212的一表面2121，其中基材211与表面2121是在复数个绝缘层212的相对侧。在一实施例中，每个第二垂直连接件216连接对应第一导体214的一第二端部，其中第一导体214的第二端部与第一端部是相对的。

[0079] 在一实施例中，部分的第一垂直连接件215是在垂直方向上与部分的第二垂直连接件216对齐。

[0080] 参照图3所示，每个芯片21包含一第三垂直连接件217。第三垂直连接件217连接芯片选择电极213，并延伸至复数个绝缘层212的表面2121。在一实施例中，第三垂直连接件217直接连接芯片选择电极213。

[0081] 参照图3所示，每个芯片21包含一第二导体218。第二导体218形成于复数个绝缘层212的表面2121，并连接第三垂直连接件217。在一实施例中，第二导体218延伸至一第一垂直连接件215的上方或下方，其中该第一垂直连接件215在垂直方向上未对齐任何第二垂直连接件216。

[0082] 参照图3所示，在一实施例中，每个芯片21包含一绝缘垫219。绝缘垫219形成于第二导体218上。绝缘垫219用于电性隔离在芯片封装2内的相邻的两芯片21。在一实施例中，绝缘垫219部分覆盖第二导体218。

[0083] 参照图3所示，每个芯片21包含一第四垂直连接件220。第四垂直连接件220连接芯片选择电极213，并延伸至基材211的表面2111。在一实施例中，第三和四垂直连接件217和220是垂直对齐的。

[0084] 参照图3所示，每个芯片21包含复数个第一接垫221(或含凸块)。复数个第一接垫221形成于基材211的表面2111，并对应连接第四垂直连接件220与复数个第一垂直连接件
215。在一实施例中，复数个第一接垫221用于连接在芯片封装2内的位在上方的芯片21。

[0085] 参照图3所示，每个芯片21包含复数个第二接垫222(或含凸块)。复数个第二接垫222形成于复数个绝缘层212的表面2121上，并对应连接复数个第二垂直连接件216。复数个第二接垫222用于连接位在下方的芯片21或电路板。在一实施例中，焊料或铜柱凸块223形成在对应的第二接垫222上。在另一实施例中，焊料或铜柱凸块223形成在对应的第一接垫
221上。

[0086] 图4为本发明另一实施例的芯片封装2'的示意图。参照图3与图4所示，图4实施例的芯片封装2'类似图3实施例的芯片封装2，一主要不同处在于芯片封装2'的每个芯片21'并未包含第四垂直连接件220。因此，无垂直连接件穿过基材211与复数个绝缘层212。类似地，图4实施例的芯片21'的芯片选择电极213类似芯片21的芯片选择电极213；即芯片21'的芯片选择电极213是位于基材211与形成在基材211前侧的绝缘层之间，或在基材211前侧的绝缘层内。

[0087] 本发明至少一些实施例的芯片封装使用形成于芯片封装的芯片内的垂直连接件来启动芯片。垂直连接件对应连接形成在不同高度的导体。因此，信号传输路径短，且制造成本低。

[0088] 本发明的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施范例所揭示者，而应包括每个种不背离本发明的替换及修饰，并为以下的权利要求所涵盖。