肖特基整流器及其制作方法

摘要

本发明公开了一种肖特基整流器及其制作方法。该肖特基整流器包括一第一导电类型衬底，以及形成于该第一导电类型衬底表面的第一导电类型导电层；形成于该第一导电类型导电层中的至少一个沟槽，形成于每个沟槽中的侧壁氧化层和底部氧化层，淀积于沟槽中的多晶硅，该多晶硅掺杂有第二导电类型杂质；形成于该第一导电类型导电层表面的金属层，其中在沟槽的深度方向上，自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。本发明中让原作用在肖特基势垒上的反向电场迅速离开肖特基势垒区，由耗尽层来承担，这样就避免了原来电场作用在肖特基势垒上而产生的漏电，使器件的总体反向耐压大大提高。

权利要求

1.一种肖特基整流器，其包括一第一导电类型衬底，其特征在于，该肖特基整流器还包括：形成于该第一导电类型衬底表面的第一导电类型导电层；

形成于该第一导电类型导电层中的至少一个沟槽，

形成于每个沟槽中的侧壁氧化层和底部氧化层，其中该侧壁氧化层形成于沟槽的侧壁上，该底部氧化层形成于沟槽的底部；

淀积于沟槽中的多晶硅，该多晶硅掺杂有第二导电类型杂质；

形成于该第一导电类型导电层表面的金属层，

其中，该底部氧化层的厚度大于该侧壁氧化层的厚度，并且在沟槽的深度方向上，自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。

2.如权利要求1所述的肖特基整流器，其特征在于，位于沟槽顶部的多晶硅中第二导电类型掺杂杂质的掺杂浓度与位于沟槽底部的多晶硅中第二导电类型掺杂杂质的掺杂浓度之比为3:1至1:1，顶部的多晶硅顶部至底部多晶硅的浓度由高变低为缓变变化，其中，位于沟槽顶部的多晶硅为接近该金属层多晶硅，位于沟槽底部的多晶硅为接近该底部氧化层的多晶硅。

3.如权利要求2所述的肖特基整流器，其特征在于，位于沟槽顶部的多晶硅中第二导电类型掺杂杂质的掺杂浓度与位于沟槽底部的多晶硅中第二导电类型掺杂杂质的掺杂浓度之比为2.5:1至1.5:1。

4.如权利要求1所述的肖特基整流器，其特征在于，该沟槽深度与该底部氧化层的厚度之比为5:2至3:1；

和/或，相邻沟槽的间距与该底部氧化层的厚度之比小于等于2.5；

和/或，从第一导电层上面俯视方向看，该沟槽为闭合的环形或条状沟槽。

5.如权利要求1-4任意一项所述的肖特基整流器，其特征在于，该第一导电类型衬底的第一导电类型杂质的掺杂浓度为0.001ohm·cm-0.01ohm·cm；

和/或，该第一导电类型导电层的第一导电类型杂质的掺杂浓度为0.5ohm·cm-3ohm·cm。

6.如权利要求1-4任意一项所述的肖特基整流器，其特征在于，该第一导电类型导电层的厚度为3μm-15μm；

和/或，沟槽的宽度为0.5μm-2.5μm，沟槽深度为1.5μm-12μm，沟槽间距为1.3μm-10μm；

和/或，该底部氧化层的厚度为0.5μm-4μm；

和/或，该侧壁氧化层的厚度为

和/或，该金属层包括钛层；

和/或，该钛层的厚度为0.3μm-1.0μm。

7.一种肖特基整流器的制作方法，其特征在于，包括以下步骤：在一第一导电类型衬底的表面上形成一第一导电类型导电层；

在该第一导电类型导电层中形成至少一个沟槽；

在每个沟槽中形成侧壁氧化层和底部氧化层，其中该侧壁氧化层形成于沟槽的侧壁上，该底部氧化层形成于沟槽的底部，该底部氧化层的厚度大于该侧壁氧化层的厚度；

在沟槽中淀积多晶硅，并对该多晶硅进行第二导电类型杂质掺杂；

在该第一导电类型导电层表面上形成金属层，

其中，采用离子注入的方式先后三次进行第二导电类型杂质的注入使得在沟槽的深度方向上，自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。

8.如权利要求7所述的制作方法，其特征在于，多晶硅的第二导电类型杂质掺杂包括以下步骤：以第一注入条件对该多晶硅进行第二导电类型杂质掺杂，并在第一退火条件下进行高

2 2

温推进，其中该第一注入条件为：注入剂量为1e13/cm -8e13/cm ，注入能量为50keV-

150keV，该第一退火条件为：退火温度950℃-1100℃，退火时间为30分钟-150分钟；

完成首次离子注入之后以第二注入条件对该多晶硅进行第二导电类型杂质掺杂，并在第二退火条件下退火处理，其中该第二注入条件为：注入剂量为1e14/cm2-9e14/cm2，注入能量为35keV-80keV，该第二退火条件为：退火温度700-1000℃，退火时间为10-60分钟；

完成两次离子注入之后以第三注入条件对该多晶硅进行第二导电类型杂质掺杂，并在第三退火条件下退火处理，其中该第三注入条件为：注入剂量为1e15/cm2-5e15/cm2，注入能量为15keV-50keV，该第三退火条件为：退火温度500-800℃，退火时间为10-60分钟。

9.如权利要求7所述的制作方法，其特征在于，该底部氧化层通过以下步骤形成：采用化学气相淀积在沟槽中淀积氧化层以将沟槽填充满；

采用干法刻蚀来刻蚀氧化层使得沟槽底部剩余的氧化层的厚度为0.5μm-4μm以作为该底部氧化层；

和/或，该侧壁氧化层通过以下步骤形成：

采用热氧化工艺在沟槽的侧壁上形成厚度为 的氧化层以作为该侧壁氧化层。

10.如权利要求7所述的制作方法，其特征在于，通过以下步骤填充多晶硅：采用低压化学气相工艺在沟槽中淀积厚度为1.2μm-6μm的多晶硅以使沟槽中完全填充多晶硅，且多晶硅覆盖于该第一导电类型导电层的表面并高出该第一导电类型导电层的表面1μm-1.5μm，其中淀积温度为600℃-640℃；

采用等离子体干法刻蚀将该第一导电类型导电层表面上的多晶硅完全刻蚀以使得该第一导电类型导电层的表面上无多晶硅残留。

11.如权利要求10所述的制作方法，其特征在于，淀积温度为620℃。

12.如权利要求10所述的制作方法，其特征在于，淀积时间为60分钟-240分钟。

13.如权利要求7-12中任意一项所述的制作方法，其特征在于，通过干法刻蚀形成沟槽；

和/或，沟槽的宽度为0.5μm-2.5μm；

和/或，沟槽深度为1.5μm-12μm；

和/或，沟槽间距为1.3μm-10μm；

和/或，采用化学气相淀积在该第一导电类型导电层表面上形成金属层，该金属层覆盖该第一导电类型导电层的表面及多晶硅的表面；

和/或，完成金属层淀积后进行退火，退火温度为600℃-650℃，时间为30-90秒；

和/或，该金属层为钛层；

和/或，该金属层的厚度为0.3μm-1.0μm。

说明书

肖特基整流器及其制作方法

技术领域

[0001] 本发明涉及一种整流器件及其制作方法，特别是涉及一种耐高压肖特基整流器及其制作方法。

背景技术

[0002] 作为一种最常用的半导体二极管，整流二极管因其具有单向导电性，在反向偏置下能抗耐高电压，因而被广泛地应用在电源整流，电流控向，截波等电子电器产品领域。随着移动数码产品，如手机，平板电脑等广泛使用，低的正向压降，高速反应的整流器件更是这些产品中不可缺少的部件。肖特基二极管便是其中的一类整流二极管，其正反向转换速度快，正向导通压降相对硅材料的PN结更低，在交流直流转换电源，太阳能上广泛也被大量使用。

[0003] 传统的肖特基整流器件采用了台面工艺（例如图1所示的结构，标记10表示N型衬底，11表示N+掺杂层，12表示金属），金属（如铝、钼）与掺杂的硅材料（如N型掺杂）结合构成了肖特基势垒，其具有整流特性，阳极为金属，阴极为掺杂的半导体。选择不同的金属，能得到不同的正向电压。由于肖特基结构为单载流子结构，阳极注入漂移区的载流子为电子，并且在漂移区不存在少数载流子，因此无反向恢复时间，具有开关速度快等优点被广泛用在高速整流电路中。但是，金半接触的肖特基势垒为单边结，在提高器件速度的同时也引入了较大的反向漏电，因此，传统肖特基的耐压一般在百伏以内。对于那些需要有高的反向耐压及低的反向漏电要求的器件应用，传统肖特基显然无法满足要求。

[0004] 为改善传统的台面肖特基结构存在的不足，现有肖特基整流器在传统结构上引入了MOS（业内对场效应管的简称）结构。

[0005] 在传统肖特基二极管结构中，加入沟槽MOS结构，利用MOS电容产生的耗尽层夹断肖特基势垒区，将肖特基势垒区的反向电场引入器件内部，以提高肖特基的抗反向电压能力。图2是采用平面工艺方案设计的肖特基整流器件，在其内部加入了沟槽MOS结构。图2中1A为高掺杂衬底，1B为导电层，金属1D覆盖导电层1B和沟槽1C区域；金属1D和N型导电层1B接触后形成肖特基势垒，这部分区域即为肖特基势垒区。MOS结构由金属1D、沟槽1C及N型导电层1B构成，在沟槽1C内，氧化层1G和填入的掺杂多晶硅材料1H构成MOS结构的栅极，并围绕肖特基势垒区域。顶部金属1D为肖特基整流器的阳极，底部衬底1A为阴极。当阳极1D加正向电压，即金属1D偏置正电压时，这时，MOS结构不会对肖特基势垒产生影响，肖特基整流器为正向导通，具有低的正向导通电压；当阳极加负电压，即金属1D偏置负电压时，肖特基势垒呈反向偏置，承受反向电场，这时，MOS电容将产生耗尽层1E，该耗尽层随反向电压升高在导电层1B内扩展，最后碰触，并向下扩展，将肖特基势垒区夹断，如图3所示，这时，肖特基势垒区的反向电场被MOS电容产生的耗尽层1E引入于导电层1B的内部，其效果是调节了MOS沟槽内的电场分布，降低了肖特基势垒结的电场强度，整体上减小了肖特基整流器的反向漏电流。该结构能将肖特基整流器件的反向电压做到数百伏，同时又有较小的反向漏电流。

[0006] 现有的MOS结构肖特基整流器虽然提高了反向电压的承受力，但从图2和图3中可看出，在反偏情况下，MOS电容产生的耗尽层1E在沟槽底部产生严重的折弯1F，在该折弯处反向电场高度集中，导致器件提前雪崩击穿，无法将耐压做高。

[0007] 现有MOS结构肖特基整流器的改进方法，由图4所示，针对如上所述的问题，现有的改进方法是将沟槽设计成上宽下窄结构，从图4所示的结构中可以看出，由于沟槽上部的宽度大于沟槽下部的宽度，即沟槽底面和侧边的内侧弯角比图3所示的沟槽结构的内侧弯角更大，因此MOS电容产生的耗尽层在底部的折弯变缓（以标记2F表示），进而降低了该区域的电场强度，该内侧角度越大，电场越小。根据内侧角的不同设计，反向击穿耐压较之图3所示的沟槽结构可以提高15-40%。这种结构的缺点是，其顶部尺寸必须尽可能设计的大，才能得到更有效地减缓沟槽底部电场。这种设计不利于减小器件的面积，另外，折弯引起的电场未被消除，依然存在。

发明内容

[0008] 本发明要解决的技术问题是为了克服现有技术中肖特基整流器的反向耐压不够高、反向漏电较大的缺陷，提供一种耐高压肖特基整流器及其制作方法。

[0009] 本发明是通过下述技术方案来解决上述技术问题的：

[0010] 一种肖特基整流器，其包括一第一导电类型衬底，其特点在于，该肖特基整流器还包括：

[0011] 形成于该第一导电类型衬底表面的第一导电类型导电层；

[0012] 形成于该第一导电类型导电层中的至少一个沟槽，

[0013] 形成于每个沟槽中的侧壁氧化层和底部氧化层，其中该侧壁氧化层形成于沟槽的侧壁上，该底部氧化层形成于沟槽的底部；

[0014] 淀积于沟槽中的多晶硅，该多晶硅掺杂有第二导电类型杂质；

[0015] 形成于该第一导电类型导电层表面的金属层，

[0016] 其中，该底部氧化层的厚度大于该侧壁氧化层的厚度，并且在沟槽的深度方向上，自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。

[0017] 本发明中，沟槽内多晶硅的第二导电类型杂质的掺杂浓度为自上而下由高变低，这样由MOS电容所产生的、沟槽侧部的耗尽层（沟槽之间的耗尽层）与沟槽侧壁呈一定倾斜角度，上宽下窄（即接近该金属层的耗尽层距离沟槽的侧壁较远，而远离该金属层的耗尽层距离沟槽的侧壁较近），相比于现有技术中耗尽层在沟槽侧部与沟槽平行的设计，可以使沟槽间的耗尽层在顶部（接近于金属层的位置，而非远离金属层的位置）更快速碰触，随即迅速往下扩展，夹断了肖特基势垒区域，让原作用在肖特基势垒上的反向电场迅速离开肖特基势垒区，由耗尽层来承担。由于该耗尽层是由反型层和导电层（例如P型反型层和低掺杂的N型导电层）之间接触产生的，其反向电场承受能力远大于肖特基势垒，这样就避免了原来电场作用在肖特基势垒上而产生的漏电，使器件的总体反向耐压大大提高。

[0018] 优选地，位于沟槽顶部的多晶硅中第二导电类型掺杂杂质的掺杂浓度与位于沟槽底部的多晶硅中第二导电类型掺杂杂质的掺杂浓度之比为3:1至1:1。更优选地，位于沟槽顶部的多晶硅中第二导电类型掺杂杂质的掺杂浓度与位于沟槽底部的多晶硅中第二导电类型掺杂杂质的掺杂浓度之比为2.5:1至1.5:1。多晶硅顶部至底部的浓度由高变低为缓变变化，其中，位于沟槽顶部的多晶硅为接近该金属层多晶硅，位于沟槽底部的多晶硅为接近该底部氧化层的多晶硅。

[0019] 优选地，该沟槽深度与该底部氧化层的厚度之比为5:2至3:1。

[0020] 优选地，相邻沟槽的间距与该底部氧化层的厚度之比小于等于2.5。

[0021] 优选地，从第一导电层上面俯视方向看，该沟槽可以设计成闭合的环形，也可设计为条状沟槽。

[0022] 优选地，该第一导电类型衬底的第一导电类型杂质的掺杂浓度为0.001ohm·cm-0.01ohm·cm。

[0023] 优选地，该第一导电类型导电层的第一导电类型杂质的掺杂浓度为0.5ohm·cm-3ohm·cm。

[0024] 优选地，该第一导电类型导电层的厚度为3μm-15μm。

[0025] 优选地，沟槽的宽度为0.5μm-2.5μm，沟槽深度为1.5μm-12μm，沟槽间距为1.3μm-10μm。

[0026] 优选地，该底部氧化层的厚度为0.5μm-4μm。

[0027] 优选地，该侧壁氧化层的厚度为0.5 -5000 。

[0028] 优选地，该金属层包括钛层，和/或，该钛层的厚度为0.3μm-1.0μm。在本发明中，采用钛作为肖特基金属，主要作用是与硅结合形成肖特基势垒结。采用钛能获得较低的正向压降。

[0029] 一种肖特基整流器的制作方法，其特点在于，包括以下步骤：

[0030] 在一第一导电类型衬底的表面上形成一第一导电类型导电层；

[0031] 在该第一导电类型导电层中形成至少一个沟槽；

[0032] 在每个沟槽中形成侧壁氧化层和底部氧化层，其中该侧壁氧化层形成于沟槽的侧壁上，该底部氧化层形成于沟槽的底部，该底部氧化层的厚度大于该侧壁氧化层的厚度；

[0033] 在沟槽中淀积多晶硅，并对该多晶硅进行第二导电类型杂质掺杂；

[0034] 在该第一导电类型导电层表面上形成金属层，

[0035] 其中，采用离子注入的方式先后三次进行第二导电类型杂质的注入使得在沟槽的深度方向上，自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。

[0036] 优选地，多晶硅的第二导电类型杂质掺杂包括以下步骤：

[0037] 以第一注入条件对该多晶硅进行第二导电类型杂质掺杂，并在第一退火条件下进行高温推进，其中该第一注入条件为：注入剂量为1e13/cm2-8e13/cm2，注入能量为50keV-150keV，该第一退火条件为：退火温度950℃-1100℃，退火时间为30分钟-150分钟；

[0038] 完成首次离子注入之后以第二注入条件对该多晶硅进行第二导电类型杂质掺杂，2 2
并在第二退火条件下退火处理，其中该第二注入条件为：注入剂量为1e14/cm-9e14/cm ，注入能量为35keV-80keV，该第二退火条件为：退火温度700-1000℃，退火时间为10-60分钟；

[0039] 完成两次离子注入之后以第三注入条件对该多晶硅进行第二导电类型杂质掺杂，并在第三退火条件下退火处理，其中该第三注入条件为：注入剂量为1e15/cm2-5e15/cm2，注入能量为15keV-50keV，该第三退火条件为：退火温度500-800℃，退火时间为10-60分钟。

[0040] 在本发明中，为了要形成自上而下、浓度由高至低的多晶硅掺杂，第一次离子注入先让掺杂离子到达深沟槽下部，因此注入能量较高，然后再要长时间地推进，有足够的时间，让离子渗入下去至沟槽底部，当然浓度不易太高，不然无法控制底部低掺杂的要求。之后的第两次离子注入相应地要求浓度高、能量比第一次小，时间相应要短，防止离子往下扩得过深，并保持浓度比沟槽下部要高。最后一次离子注入要浓度最高，剂量最大，然后时间最短（即退下火就可以了）。

[0041] 优选地，该底部氧化层通过以下步骤形成：

[0042] 采用化学气相淀积在沟槽中淀积氧化层以将沟槽填充满；

[0043] 采用干法刻蚀来刻蚀氧化层使得沟槽底部剩余的氧化层的厚度为0.5μm-4μm以作为该底部氧化层。

[0044] 优选地，该侧壁氧化层通过以下步骤形成：

[0045] 采用热氧化工艺在沟槽的侧壁上形成厚度为0.5 -5000 的氧化层以作为该侧壁氧化层。

[0046] 优选地，通过以下步骤填充多晶硅：

[0047] 采用低压化学气相工艺在沟槽中淀积厚度为1.2μm-6μm的多晶硅以使沟槽中完全填充多晶硅，且多晶硅覆盖于该第一导电类型导电层的表面并高出该第一导电类型导电层的表面1μm-1.5μm，其中淀积温度为600℃-640℃，优选地，淀积温度为620℃，淀积时间为60分钟-240分钟；

[0048] 采用等离子体干法刻蚀将该第一导电类型导电层表面上的多晶硅完全刻蚀以使得该第一导电类型导电层的表面上无多晶硅残留，即仅有沟槽中填充有多晶硅，而在淀积时在该第一导电类型导电层的表面上形成的多晶硅被全部刻蚀掉了。淀积多晶硅后，先进行离子注入后再刻蚀多余的多晶硅，可以防止注入前因经过一道多晶硅等离子刻蚀而在多晶硅掺杂区域引入的沾污或损伤，也可以防止第一导电层表面上那些不需要进行多晶硅掺杂区域遭受离子注入的影响。

[0049] 优选地，通过干法刻蚀形成沟槽。更优选地，沟槽的宽度为0.5μm-2.5μm，沟槽深度为1.5μm-12μm，沟槽间距为1.3μm-10μm。

[0050] 优选地，采用化学气相淀积在该第一导电类型导电层表面上形成金属层，该金属层覆盖该第一导电类型导电层的表面及多晶硅的表面。较佳地，完成金属层淀积后进行退火（这里的退火，是为金属与硅的合金，形成浅互溶，降低金-半接触电阻），退火温度为600℃-650℃，时间为30-90秒。较佳地，该金属层为钛层。较佳地，该金属层的厚度为0.3μm-1.0μm。

[0051] 在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。

[0052] 本发明所用材料均市售可得。

[0053] 本发明的积极进步效果在于：在本发明中，将沟槽栅极内多晶硅的掺杂浓度设计成上部浓度高，下部浓度低的缓变过渡，在栅极电压作用下，MOS电容产生的耗尽层也形成上部宽、下部窄的形貌，其效果是让耗尽层在反偏电压作用时，加快夹断肖特基势垒区，将高电场移出肖特基势垒区；在本发明中，底部厚氧化层的引入，能将MOS电容的耗尽层扩展阻挡在第一导电层内的沟槽之间内部，结合倾斜的耗尽层，肖特基整流器在击穿时，其耗尽层可以呈平行于衬底的直线状，避免了现有沟槽MOS肖特基整流器中，耗尽层扩展到沟槽底部后引起局部高电场。由此得到了一种反向耐压较高的肖特基整流器。

附图说明

[0054] 图1-4为现有技术的肖特基整流器的结构示意图。

[0055] 图5为本发明一实施例的肖特基整流器的结构示意图。

[0056] 图6-9为本发明一实施例的肖特基整流器的耗尽层的随电压的变化示意图。

[0057] 图10-14为制作本发明一实施例的肖特基整流器的工艺步骤示意图。

具体实施方式

[0058] 下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。下列实施例中未注明具体条件的实验方法，按照常规方法和条件，或按照商品说明书选择。

[0059] 参考图5，该肖特基整流器包括一第一导电类型衬底100，以及

[0060] 形成于该第一导电类型衬底100表面的第一导电类型导电层101；

[0061] 形成于该第一导电类型导电层101中的至少一个沟槽，

[0062] 形成于每个沟槽中的侧壁氧化层103和底部氧化层104，其中该侧壁氧化层103形成于沟槽的侧壁上，该底部氧化层104形成于沟槽的底部；

[0063] 淀积于沟槽中的多晶硅105，该多晶硅掺杂有第二导电类型杂质；

[0064] 形成于该第一导电类型导电层101表面的钛层106，

[0065] 其中，该底部氧化层104的厚度大于该侧壁氧化层103的厚度，并且在沟槽的深度方向上，自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。

[0066] 其中钛层106作为肖特基金属，该肖特基整流器还包括形成于钛层106上的阳极金属层107和形成于该第一导电类型衬底100底面的阴极金属层108。

[0067] 当金属层施加正向电压时，肖特基势垒为正向偏置，类似于普通肖特基整势垒的正向导通。当金属层加入反向电压时，肖特基势垒为反偏，这时，MOS结构将对肖特基势垒区产生影响：在沟槽内填有多晶硅，当其上部金属偏置负电压时，在沟槽外围将产生反型层，该反型层与第一导电类型导电层之间产生耗尽层109（见图6的虚线）。当沟槽内的P型多晶硅（即栅极）掺杂自上往下，浓度由高降低，将引起电势差，即栅极上部电势高，下部电势低，间接导致外围耗尽层的宽度产生差异，其宽度自上往下逐渐由宽变窄（例如图6中的W1>W2），与沟槽侧边呈偏斜状态。见图6。

[0068] 当反向电压增大时，位于上部耗尽层宽度变大，最后两沟槽间的耗尽层相碰触，见图7；当反向电压进一步增大，碰触后的耗尽层在第一导电类型导电层内逐渐往第一导电类型衬底的方向继续扩展，直至耗尽层呈直线状，该直线与钛层平行，图8。当反向电压进一步提高，耗尽层继续将向下扩展，呈向下弯曲状态，参考图9，这时，通过调节肖特基整流器不同的反向耐压设计值，调整沟槽深度，沟槽底部氧化层厚度，沟槽间距及沟槽内多晶硅掺杂浓度之间的数值，可以实现让扩展的耗尽层呈如前所述的近直线状时，器件恰好发生击穿，肖特基整流器产生反向导通，如图8所示。这样设计的效果是：在器件反向击穿时，耗尽层在沟槽与沟槽之间，沟槽底部之上，消除了现有的MOS结构肖特基整流器中，耗尽层位于沟槽底部而产生的弯曲现象，避免了弯曲的耗尽层产生的局部高电场强度，防止在高反向电压下，局部高电场会产生的漏电，并可能导致器件提前击穿，因此，本发明的MOS结构肖特基整流器，其抗反向电压能力大大提高，能满足高耐压型整流应用的需求。

[0069] 在本发明中，一定厚度的底部厚氧化层的作用是，当反向偏置电压升高时，能阻挡耗尽层往沟槽底部快速扩展，避免了耗尽层围绕沟槽底部产生了弯曲，进而造成该区域的电场集中现象，也就避免了器件产生漏电或者提前击穿。

[0070] 本发明中，沟槽内掺杂浓度为缓变设计，其效果是，由MOS电容产生的，沟槽侧部的耗尽层与沟槽呈倾斜状的，上宽下窄，如图6和图7所示，相比于现有技术中耗尽层在沟槽侧部与沟槽平行的设计，可以使沟槽间的耗尽层在顶部更快速碰触，随即迅速往下扩展，夹断了肖特基势垒区域，即让原作用在肖特基势垒上的反向电场迅速离开肖特基势垒区，由耗尽层来承担。由于该耗尽层是由例如P型反型层和例如低掺杂的N型导电层之间接触产生的，其反向电场承受能力远大于肖特基势垒，这样就避免了原来电场作用在肖特基势垒上而产生的漏电，使器件的总体反向耐压大大提高。

[0071] 参考图10-14，该肖特基整流器的制作方法，包括以下步骤：

[0072] 在一第一导电类型衬底100的表面上形成一第一导电类型导电层101；

[0073] 在该第一导电类型导电层101中形成至少一个沟槽102；

[0074] 在每个沟槽中形成侧壁氧化层103和底部氧化层104，其中该侧壁氧化层103形成于沟槽的侧壁上，该底部氧化层104形成于沟槽的底部，该底部氧化层的厚度大于该侧壁氧化层的厚度；

[0075] 在沟槽中淀积多晶硅105，并对该多晶硅进行第二导电类型杂质掺杂，刻蚀掉溢出沟槽的多余的多晶硅；

[0076] 在该第一导电类型导电层101表面上形成钛层106，之后再形成阳极金属层107和阴极金属层108，最终的肖特基整流器如图5所示。

[0077] 其中，采用离子注入的方式先后三次进行第二导电类型杂质的注入使得在沟槽的深度方向上，自沟槽的顶部至沟槽的底部，该多晶硅中该第二导电类型杂质的掺杂浓度由高变低。

[0078] 下面以具体的工艺实例，再次说明本发明的肖特基整流器的制作工艺。

[0079] 1、在N型衬底（即第一导电类型衬底）上形成N型外延层（即第一导电类型导电层），N型衬底为高浓度掺杂，掺杂浓度为0.005ohm·cm，N型外延层的掺杂浓度为2.0ohm·cm，厚度为10μm。

[0080] 2、在N型外延层上，按常规工艺进行光刻，然后使用干法刻蚀形成多个沟槽，沟槽宽度为2μm，沟槽深度为8μm，沟槽间距为3μm。

[0081] 3、使用化学气相淀积工艺在沟槽内淀积氧化层，直至沟槽被填满，然后使用干法刻蚀工艺刻蚀沟槽内的氧化层，保证底部厚度为3μm；使用热氧化工艺，在沟槽内生长氧化层，厚度为1000 ，形成MOS结构的栅氧化层（即侧壁氧化层）。

[0082] 4、在沟槽内填入多晶硅，采用低压化学气相工艺淀积多晶硅材料，多晶硅淀积厚度为6μm，淀积温度为620℃，控制淀积时间，保证沟槽内完全填充多晶硅，并高出N型外延层上部表面小于1μm。

[0083] 5、利用离子注入法对多晶硅进行P型掺杂，注入分为三次，第一次注入：离子为硼，剂量为5e13/cm2，能量为120keV，离子注入后进行高温推进，温度为1000℃时间为120分钟；第二次离子注入为：硼离子，剂量为8e14/cm2，能量60keV，再进行热退火处理，温度为900℃，时间为60分钟；再进行第三次离子注入，注入条件为:离子为氟化硼，剂量5e15/cm2，能量30keV，再进行热退火处理，温度为：600℃。

[0084] 6、使用干法工艺进行多晶硅刻蚀，除去外延层表面多晶硅，保留沟槽内多晶硅。

[0085] 7、在外延层上使用化学气相淀积工艺淀积金属钛，淀积厚度5000 ，金属钛覆盖N型外延层及沟槽的多晶硅区域，完成金属层淀积后，再进行热退火，退火温度为625℃,时间为40秒。

[0086] 8、在肖特基金属上淀积第二层金属作为肖特基整流器阳极，在衬底下部淀积第三层金属作为为肖特基整流器阳极，完成肖特基整流器的制作（最终的肖特基整流器如图5所示）。

[0087] 上述的MOS肖特基整流器结构中，N型高掺杂的衬底连接肖特基整流器的阴极；在衬底上形成N型掺杂的第一导电层（即第一导电类型导电层），在第一导电层上部形成肖特基金属，该肖特基金属连接到肖特基整流器的阳极，该肖特基金属与第一层导电层构成肖特基势垒；在该第一导电层内形成多个沟槽，在沟槽内形成底部厚氧化层及侧边薄氧化层，并填入自上至下，缓变掺杂的P型多晶硅材料，沟槽内的氧化层及掺杂多晶硅材料形成MOS结构的栅极。当肖特基整流器反向偏置（阴极偏置正电压)，沟槽之间MOS电容产生耗尽层随电压升高迅速扩展，进而相互发生碰触，并继续扩展，最后夹断肖特基势垒区，这时，反向偏置电压产生的电场迅速脱离肖特基如势垒区，移向肖特基整流器内部，即电场由MOS电容的P型反型层和第一N型导电层形成的PN结承担，这样，避免了肖特基势垒固有的低击穿性，提高了肖特基整流器的反向耐压。在本发明中，将沟槽栅极内多晶硅的掺杂浓度设计成上部浓度高，下部浓度低的缓变过渡，在栅极电压作用下，MOS电容产生的耗尽层也产生如图6中虚线所示的上部宽、下部窄的形貌，其效果是让耗尽层在反偏电压作用时，加快夹断肖特基势垒区，将高电场移出肖特基势垒区；在本发明中，底部厚氧化层的引入，能将MOS电容的耗尽层扩展阻挡在第一导电层内的沟槽之间内部，结合倾斜的耗尽层，肖特基整流器在击穿时，其耗尽层可以呈平行于衬底的直线状，避免了现有沟槽MOS肖特基整流器中，耗尽层扩展到沟槽底部后引起局部高电场。

[0088] 在本发明中，通过调整沟槽深度，沟槽间距与沟槽底部厚氧化层厚度之间比例，调整沟槽内多晶硅栅极的缓变掺杂浓度参数，最终可以达到如下效果：在器件施加反向电压情况下，当肖特基整流器发生击穿时，耗尽层被扩展到第一导电层内部的沟槽之间，远离肖特基势垒区，并呈直线状，无局部高电场产生，该设计能满足高击穿电压参数的需求。

[0089] 由本发明设计制造的MOS结构肖特基二极管，其反向耐压可以达到200V-1000V。

[0090] 为了清楚地显示各个掺杂区域、各种氧化层、多晶硅等结构，附图中的上述各个部分的大小并非按比例描绘，本领域技术人员应当理解附图中的比例并非对本发明的限制。另外，上述的表面和底面、“上”和“下”也都是相对而言的，而表面、底面这样的表述是为了描述的方便，也不应当理解为对本发明的限制，并且本领域技术人员结合说明书和附图的描述能够清楚理解本发明的原理。

[0091] 虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。