一种半导体结构及其蚀刻方法

摘要

本发明提供了一种半导体结构的蚀刻方法，所述半导体结构包括第一组绝缘层，位于所述第一组绝缘之上的第二组绝缘层，以及位于所述第二组绝缘层之上的第三组绝缘层，所述第一组绝缘层、所述第二组绝缘层、所述第三组绝缘层均包含一层或多层含硅绝缘层；所述蚀刻方法包括：以摩尔比为第一比例的CF4与C4F6的混合气为蚀刻气体蚀刻所述第三组绝缘层；以摩尔比为第二比例的CF4与C4F6的混合气为蚀刻气体蚀刻所述第二组绝缘层；及以C4F6为蚀刻气体蚀刻所述第一组绝缘层。本发明所提供的蚀刻方法，采用不同比例的蚀刻气体对各层进行蚀刻，使半导体结构的蚀刻孔的角度控制在50°‑80°之间，且对多晶硅具有很高的选择比。

权利要求

1.一种半导体结构的蚀刻方法，所述半导体结构包括第一组绝缘层，位于所述第一组绝缘层之上的第二组绝缘层，以及位于所述第二组绝缘层之上的第三组绝缘层，所述第一组绝缘层、所述第二组绝缘层、所述第三组绝缘层均包含一层或多层含硅绝缘层；

所述蚀刻方法包括：

以摩尔比为第一比例的CF4与C4F6的混合气为蚀刻气体蚀刻所述第三组绝缘层，所述第一比例为8:1～10:1；

以摩尔比为第二比例的CF4与C4F6的混合气为蚀刻气体蚀刻所述第二组绝缘层，所述第二比例为5:1～8:1；及以C4F6为蚀刻气体蚀刻所述第一组绝缘层。

2.根据权利要求1的方法，其中，所述第一组绝缘层、所述第二组绝缘层、所述第三组绝缘层选自氧化硅层、氢化硅层或氮化硅层。

3.根据权利要求1的方法，其中，所述第一组绝缘层的厚度为 所述第二组绝缘层的厚度为 所述第三组绝缘层的厚度为

4.根据权利要求1的方法，其中，所述第一组绝缘层为氧化硅层和氮化硅层，所述第二组绝缘层为氮化硅层，所述第三组绝缘层为氮化硅层和氧化硅层。

5.根据权利要求1至4任一项所述的方法，其中，所述蚀刻气体还包括惰性气体，所述惰性气体选自He、Ar或N2。

6.一种半导体结构，包括：

基板；

有源层，位于所述基板之上；

多个叠置的绝缘层，位于所述有源层之上，所述多个叠置的绝缘层包括，第一氧化硅层，位于所述有源层之上；

第一氢化硅层，位于所述第一氧化硅层之上；

第一栅极层和第二氢化硅层，位于所述第一氢化硅层之上；

第二栅极层和第三氢化硅层，位于所述第二氢化硅层之上；

第二氧化硅层，位于所述第三氢化硅层之上；以及数据线层，位于所述第二氧化硅层之上；

其中，所述多个叠置的绝缘层具有暴露所述有源层的通孔，所述通孔与所述有源层的夹角为50°-80°。

7.根据权利要求6的半导体结构，其中，所述通孔与所述有源层的夹角为60°-70°。

8.根据权利要求6的半导体结构，其中，所述多个叠置的绝缘层的厚度为

说明书

一种半导体结构及其蚀刻方法

技术领域

[0001] 本发明涉及一种半导体结构及其蚀刻方法，具体为一种适用于AMOLED（有源矩阵有机发光二极体面板）的半导体结构及其蚀刻方法。

背景技术

[0002] 近年来，随着小尺寸荧幕走向视网膜（retina）技术后，解析度从200ppi（像素/英寸）进入326ppi，在工艺上需求更高阶的技术；在蚀刻工艺中，湿法刻蚀是各向同性刻蚀，适用于特征尺寸≥3μｍ的情况；干法刻蚀是各向异性刻蚀，能实现图形的精确转移，是集成电路刻蚀工艺的主流技术。

[0003] 因此，在更细的线宽需求下，蚀刻过程中干刻所占的比例变的更为重要，特别是介电层（ILD层）的线宽从5um减至3um后，单纯湿刻已经无法满足生产需求。

[0004] 若未来解析度达400ppi，ILD的干刻将面临瓶颈，而半导体科技中ILD干刻技术已经纯熟，线宽已降至130nm，以此为背景下，将半导体先进工艺导入AMOLED技术将成为趋势。

[0005] 现有技术中ILD线宽5um：采用单纯湿刻，主要用于200ppi以下产品；ILD线宽3um：使用干刻配合湿刻工艺程序，气体选择CF4，主要用于200ppi至300ppi的产品，但CF4对底层多晶硅（Poly-silicon）无选择性；ILD线宽2um：使用纯干刻工艺程序，气体则选择C4F8，主要用于326ppi以上产品，C4F8对光阻选择性中等，且有一点等相性，特征尺寸损耗（CD loss）仍可接受；ILD线宽<1um时，若继续使用C2HF5或C4F8，特征尺寸损耗就偏高，需寻找新的蚀刻气体。

[0006] 在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

[0007] 为解决上述技术问题，本发明提供了一种半导体结构及其蚀刻方法。

[0008] 本公开的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本公开的实践而获得。

[0009] 一种半导体结构的蚀刻方法，所述半导体结构包括第一组绝缘层，位于所述第一组绝缘层之上的第二组绝缘层，以及位于所述第二组绝缘层之上的第三组绝缘层，所述第一组绝缘层、所述第二组绝缘层、所述第三组绝缘层均包含一层或多层含硅绝缘层；所述蚀刻方法包括：以摩尔比为第一比例的CF4与C4F6的混合气为蚀刻气体蚀刻所述第三组绝缘层；以摩尔比为第二比例的CF4与C4F6的混合气为蚀刻气体蚀刻所述第二组绝缘层；及以C4F6为蚀刻气体蚀刻所述第一组绝缘层。

[0010] 根据本发明的一实施方式，所述第一组绝缘层、所述第二组绝缘层、所述第三组绝缘层选自氧化硅层、氢化硅层或氮化硅层。

[0011] 根据本发明的另一实施方式，所述第一组绝缘层的厚度为 所述第二组绝缘层的厚度为 所述第三组绝缘层的厚度为

[0012] 根据本发明的另一实施方式，所述第一组绝缘层为氧化硅层和氮化硅层，所述第二组绝缘层为氮化硅层，所述第三组绝缘层为氮化硅层和氧化硅层。

[0013] 根据本发明的另一实施方式，所述第一比例为8:1～10:1。

[0014] 根据本发明的另一实施方式，所述第二比例为5:1～8:1。

[0015] 根据本发明的另一实施方式，所述蚀刻气体还包括惰性气体，所述惰性气体选自He、Ar、O2或N2。

[0016] 本发明进一步提供了一种半导体结构，包括：基板；有源层，位于所述基板之上；多个叠置的绝缘层，位于所述有源层之上，其中，所述多个叠置的绝缘层具有暴露所述有源层的通孔，所述通孔与所述有源层的夹角为50°-80°。

[0017] 根据本发明的另一实施方式，所述通孔与所述有源层的夹角为60°-70°。

[0018] 根据本发明的另一实施方式，所述多个叠置的绝缘层的厚度为

[0019] 根据本发明的另一实施方式，所述有源层为多晶硅层，所述多个叠置的绝缘层包括：第一氧化硅层，位于所述多晶硅层之上；第一氢化硅层，位于所述第一氧化层之上；第一栅极层，位于所述第一氢化硅层之上；第二氢化硅层，位于所述第一氢化硅层和所述第一栅极层之上；第二栅极层，位于所述第二氢化硅层之上；第三氢化硅层，位于所述第二栅极层和所述第二氢化硅层之上；第二氧化硅层，位于所述第三氢化硅层之上；以及数据线层，位于所述第二氧化硅层之上。

[0020] 根据本发明的另一实施方式，所述第一氧化硅层、第一氢化硅层的厚度均为所述第二氢化硅层的厚度为 所述第三氢化硅层、第二氧化硅层的厚度均为

[0021] 本发明所提供的蚀刻方法，采用不同比例的蚀刻气体对各层进行蚀刻，使半导体结构的蚀刻孔的角度（taper）控制在50°-80°之间，且对多晶硅具有很高的选择比。根据本公开的蚀刻方法得到的半导体结构，具有大倾角的通孔，可以满足窄线宽的要求。另外，本发明所提供的半导体结构，增加一道GL层，可用于电容，具有延长放电时间的效果。

附图说明

[0022] 通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。

[0023] 图1为本发明实施例1的半导体结构被蚀刻后的结构示意图；

[0024] 图2为本发明实施例3的半导体结构的示意图。

具体实施方式

[0025] 现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中，为了清晰，夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

[0026] 所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的各方面。

[0027] 本发明提供了一种半导体结构的蚀刻方法，所述半导体结构包括第一组绝缘层，位于所述第一组绝缘层之上的第二组绝缘层，以及位于所述第二组绝缘层之上的第三组绝缘层，所述第一组绝缘层、所述第二组绝缘层、所述第三组绝缘层均包含一层或多层含硅绝缘层；所述蚀刻方法包括：以第一比例的CF4与C4F6的混合气为蚀刻气体蚀刻所述第三组绝缘层；以第二比例的CF4与C4F6的混合气为蚀刻气体蚀刻所述第二组绝缘层；及以C4F6为蚀刻气体蚀刻所述第一组绝缘层。

[0028] 本发明的含硅绝缘层可以为氧化硅、氢化硅或氮化硅，但不限于此，例如绝缘层也可以为其他材料（氮氧化硅）或组合。

[0029] 根据本发明的一实施方式，待蚀刻的半导体结构可包括：第一氧化硅层，形成于所述第一氧化硅层之上的第一氮化硅层；形成于所述第一氮化硅层之上的第二氮化硅层；形成于所述第二氮化硅层之上的第三氮化硅层，形成于所述第三氮化硅层之上的第二氧化硅层。其中，第一氧化硅层和第一氮化硅层为第一组绝缘层；第二氮化硅层为第二组绝缘层；第三氮化硅层和第二氧化硅层为第三组绝缘层。但本发明的三组绝缘层不以此为限，还可以为其它的单层或多层。

[0030] 由于本发明的半导体结构中，各层的组分、厚度不尽相同，因此要完成蚀刻，且使蚀刻孔的taper控制在50°-80°之间，需根据taper角及各层厚度采用不同比例的蚀刻气体对各层进行蚀刻。

[0031] 例如，参见图1，第二氧化硅层5和第三氮化硅4层位于最上方，线宽相对较大，在3-5μm之间，可采用CF4和C4F6的混合气对第二氧化硅层5和第三氢化硅层4进行蚀刻，其中，CF4与C4F6的比例（摩尔比）优选为8:1～10:1，本发明的蚀刻气体还可进一步包含惰性气体，例如He、Ar、O2或N2。

[0032] 第二氮化硅层3位于上述两层的下方，线宽在1-3μm之间，可采用CF4、C4F6的混合气对第二氮化硅层3进行蚀刻，其中CF4、C4F6的比例优选为5:1～8:1。

[0033] 第一氮化硅层2和第一氧化硅层1位于下层，其线宽小于1μm，此线宽已不适于使用CF4，因此，仅采用C4F6及惰性气体的混合气对该两层进行蚀刻。

[0034] 本申请发明人发现，C4F6的选择比高于C4F8，底切现象不明显，特征尺寸损耗小，可达更细线宽，且易分解，环保系数更高，适于本发明中线宽小于1μm的第一氮化硅层和第一氧化硅层的蚀刻。

[0035] 根据本发明的实施方式，以C4F6和惰性气体N2所形成的混合气蚀刻第一氮化硅层和第一氧化硅层，但不限于此，C4F6也可单独用于蚀刻第一氢化硅层和第一氧化硅层。

[0036] 本发明进一步提供了一种半导体结构，包括基板；有源层，位于所述基板之上；多个叠置的绝缘层，位于所述有源层之上，其中，所述多个叠置的绝缘层具有暴露所述有源层的通孔，所述通孔与所述有源层的夹角为50°-80°。

[0037] 如图2所示，根据本发明的另一实施方式，本发明的半导体结构进一步可以包括：基板；位于基板之上的多晶硅层PY，即有源层；多个叠置的绝缘层包括位于多晶硅层之上的第一氧化硅层L1，位于第一氧化硅层之上的第一氢化硅层L2，位于第一氢化硅层之上的第一栅极层GL1和第二氢化硅层L3，位于第二氢化硅层L3之上的第二栅极层GL2和第三氢化硅层L4，位于第三氢化硅层L4之上的第二氧化硅层L5，以及位于第二氧化硅层L5之上的数据线层DL。

[0038] 其中，第一氧化硅层L1、第一氢化硅层L2用于充当PY与第一栅极GL1的绝缘层，第二氢化硅层L3为第一栅极GL1与第二栅极GL2的绝缘层，第三氢化硅层L4、第二氧化硅层L5用作第二栅极GL2与数据线层DL的绝缘层。

[0039] 本发明中，GL1与GL2的材质可以为钼，DL的材质可以为钛或铝。

[0040] 本发明中，进一步地，可在第一氧化硅层和第一氢化硅层形成之后进行激光照射，其中，优选为以120-140mJ/cm2的能量密度照射激光，经激光照射后第一氢化硅层可给PY层加氢。

[0041] 该半导体结构同样可用上述方法蚀刻，根据本发明的方法所获得的蚀刻孔与有源层的夹角为50°-80°，且可进一步精确到60°-70°。

[0042] 本发明中，所述氧化硅层可采用TEOS-PECVD技术形成，通过该技术形成的氧化硅膜厚度均匀、折射率稳定，且退火后不会改变。

[0043] 本发明中，所述氢化硅层可采用PECVD技术形成，采用H2和Ar共同高度稀释含硅的源气体硅烷SiH4，其中，H2+Ar与SiH4的流量比可以为介于20:1至2000:1之间；所施加的等离子体功率密度可以为25-600mW/cm2；等离子体激发方式可以是RF、VHF、DC、micro-wave、ECR；基板的温度可以为120-260℃；等离子体反应器中的气体可以在0.5-8mbar范围内。

[0044] 本发明中，对氧化硅层、氮化硅层、氢化硅层的形成方式没有限制，三者均可以现有技术所提供的方法获得。

[0045] 下面，结合附图及实施例对本发明的半导体结构及其蚀刻方法做进一步说明：

[0046] 实施例1

[0047] 如图1所示，一种半导体结构，包括基板、第一氧化硅层1、第一氮化硅层2、第二氮化硅层3、第三氮化硅层4、第二氧化硅层5。

[0048] 其中，第一氧化硅层1位于基板之上，采用TEOS-PECVD技术生长氧化硅，生长氧化硅采用的源为TEOS（正硅酸乙酯）和H2O，室温下为液态，为了保证有一定的蒸汽压，液体源需加热到一定的温度，采用氦气作载气，携带反应源进入反应室；通过水浴加热装置，使TEOS恒温在30℃-50℃，H2O恒温在20℃-30℃，对氧化硅进行高温退火，高温退火的温度为800℃-1200℃，退火时间为0.5-2小时，最终获得厚度为 的第一氧化硅层1。

[0049] 各氮化硅层利用LPCVD，并以二氯硅烷与氨气为反应原料沉积而成。

[0050] 上述过程完成后，最终获得厚度为 的第一氮化硅层2。第二氮化硅层3、第三氮化硅层4以及第二氧化硅层5均可按照第一氧化硅层1与第一氮化硅层2的形成方式制备。其中，第二氮化硅层3位于第一氮化硅层2之上，其厚度为 第三氮化硅层4位于第二氮化硅层3之上，其厚度为 第二氧化硅层5位于第三氮化硅层4之上，其厚度为[0051] 实施例2

[0052] 一种用于实施例1的半导体结构的蚀刻方法，包括：以CF4、C4F6以及惰性气体N2的混合气蚀刻第二氧化硅层、第三氢化硅层，所使用的CF4与C4F6及N2的流速分别为800sccm、100sccm和300sccm；

[0053] 以CF4、C4F6以及惰性气体N2的混合气蚀刻第二氢化硅层，所使用的CF4与C4F6及N2的流速分别为500sccm、100sccm和300sccm；

[0054] 以C4F6气体和N2蚀刻第一氢化硅层、第一氧化硅层；C4H6以及所使用的惰性气体N2的流速为C4F61300sccm、N2300sccm。

[0055] 实施例3

[0056] 如图2所示，一种半导体结构，包括基板；形成于基板之上的多晶硅层PY；形成于多晶硅层PY之上的第一氧化硅层L1；形成于第一氧化硅层L1之上的第一氢化硅层L2；形成于第一氢化硅层L2之上的第一栅极层GL1和第二氢化硅层L3；形成于第二氢化硅层L3之上的第二栅极层GL2和第三氢化硅层L4；形成于第三氢化硅层L4之上的第二氧化硅层L5；以及形成于第二氧化硅层L5之上的数据线层DL。

[0057] 上述各层均可由化学沉积法形成，最终得到厚度为 的第一氧化硅层L1，厚度为 的第一氢化硅层L2，厚度为 的第一栅极层GL1，厚度为 的第二氢化硅层L3，厚度为 的第二栅极层GL2，厚度为 的第三氢化硅层L4之上，以及厚度为 的第二氧化硅层L5。

[0058] 实施例4

[0059] 一种用于实施例2的半导体结构的蚀刻方法，包括：以CF4、C4F6以及惰性气体N2的混合气蚀刻第二氧化硅层、第三氢化硅层，所使用的CF4与C4F6及N2的流速分别为1000sccm、100sccm和300sccm；

[0060] 以CF4、C4F6以及惰性气体N2的混合气蚀刻第二氢化硅层，所使用的CF4与C4F6及N2的流速分别为800sccm、100sccm和300sccm；

[0061] 以C4F6气体和N2蚀刻第一氢化硅层、第一氧化硅层，C4H6以及所使用的惰性气体N2的流速为C4F61600sccm、N2300sccm。

[0062] 除非特别限定，本发明所用术语均为本领域技术人员通常理解的含义。

[0063] 本发明所描述的实施方式仅出于示例性目的，并非用以限制本发明的保护范围，本领域技术人员可在本发明的范围内作出各种其他替换、改变和改进，因而，本发明不限于上述实施方式，而仅由权利要求限定。