一种高速低功耗逐次逼近型模数转换器

摘要

本发明提供一种高速低功耗逐次逼近型模数转换器，包括采样开关S1和S3、开关S2、电容阵列DAC1和DAC2、与电容阵列DAC1对应的开关阵列SW1、与电容阵列DAC2对应的开关阵列SW2、比较器COMP1、COMP2和COMP3、编码电路以及移位寄存器和数字校正单元。本发明提供的高速低功耗逐次逼近型模数转换器，除了保留现有1bit per circle结构和2bit per circle结构逐次逼近型模数转换器的各种优点外，还实现了低功耗，进一步降低了高位大电容建立不完全的风险，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差，可通过随机化选通三个比较器来减小比较器所带来的固有误差；同时，电容阵列DAC1和DAC2中的电容个数取值相对灵活，既可以取偶数，也可以取奇数，因而增加了电路应用的灵活性。

权利要求

1.一种高速低功耗逐次逼近型模数转换器，其特征在于，包括：

开关S2、采样开关S1和S3，适于根据采样信号进行导通，且当电容阵列DAC1的电容做完相应的切换时，开关S1和S3仍然保持断开，而开关S2第二次导通；

电容阵列DAC1和DAC2，适于电路处于采样阶段且当开关S1、S2和S3同时闭合时，其采样极板同时对输入信号VIN+和VIN-进行采样；并适于当电容阵列DAC1的电容做完相应的切换时，电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DAC1的电容保持切换后的状态，此后，电容阵列DAC2会再经历一次逐次逼近的过程，电容阵列DAC1保持切换后的状态；

比较器COMP1、COMP2和COMP3，适于电路处于采样结束后且当开关S1、S2和S3同时断开时，使能一个比较器，将电容阵列DAC1和DAC2采样极板上的电压VP与VN之差和一个基准电压进行比较，每次比较输出一位温度计码；

编码电路，适于将该一位温度计码转换为一位二进制码，实现每个比较周期输出一位数字码；

与电容阵列DAC1对应的开关阵列SW1以及与电容阵列DAC2对应的开关阵列SW2，适于将每个比较周期产生的一位数字码，同时依次从最高位到最低位逐级控制电容阵列DAC2和DAC1相应的一位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准电压时，电容阵列DAC1的电容需要通过开关阵列SW1做要么保持接共模电压，要么切换到正负基准电压的切换；

移位寄存器和数字校正单元，适于对每个比较周期输出的一个数字码进行整合后并行输出。

2.根据权利要求1所述的高速低功耗逐次逼近型模数转换器，其特征在于，所述电容阵列DAC1为高位电容阵列，其包括N个并联的电容，N可以为偶数也可以为奇数，N个电容大小从最高位到最低位依次为2(2N-1)C，2(2N-2)C，…，2(N+1)C，2NC，其中C为单位电容的容值；电容阵列DAC2为低位电容阵列，其包括N+1个并联的电容，N+1个电容大小从最高位到最低位依次为2(N-1)C，2(N-2)C，…，2C，C，C，其中C为单位电容的容值，DAC2中的最低位电容C的非采样极板始终接共模电压VCM。

3.根据权利要求1或2所述的高速低功耗逐次逼近型模数转换器，其特征在于，所述电容阵列DAC1和DAC2的采样极板可通过采样开关S1和S3进行采样，并可通过开关S2来控制这两个采样极板是否连接在一起。

4.根据权利要求1所述的高速低功耗逐次逼近型模数转换器，其特征在于，所述编码电路包括低位数字码产生电路、高位数字码产生电路和选择电路，该低位数字码产生电路包括一个同或门和一个与门，同或门的两个输入端与比较器COMP2和COMP3的正向输出端连接，与门的两个输入端与同或门的输出端和比较器COMP1的正向输出端连接，与门的输出端产生两位数字码中的低位，记为CODEL；该高位数字码产生电路包括一个与门和一个或门，与门的两个输入端与比较器COMP1和COMP2的正向输出端连接，或门的两个输入端与与门的输出端和比较器COMP3的正向输出端连接，或门的输出端产生两位数字码中的高位，记为CODEM；所述CODEL、CODEM和COMP2的正向输出端通过选择电路输出。

5.根据权利要求1所述的高速低功耗逐次逼近型模数转换器，其特征在于，所述模数转换器还包括与每个所述比较器输出端对应连接的与非门，该与非门的输出端输出时钟信号Valid。

6.根据权利要求5所述的高速低功耗逐次逼近型模数转换器，其特征在于，所述移位寄存器包括N个D触发器DFF1、N-1个反相器和N个D触发器DFF2，N为不小于3的正整数；其中，所述时钟信号Valid与每个D触发器DFF1的时钟端相连，第一个至第N个D触发器DFF1的复位端S连接采样信号Clks，第一个D触发器DFF1的输入端D连接电源VDD，每个D触发器DFF1的输出端Q依次连接其下一个D触发器DFF1的输入端D，且第一个至第N个D触发器DFF1的输出端Q依次输出第一输出信号Clk1至ClkN，所述第一个至第N个D触发器DFF1的输出端Q依次对应连接第一个至第N-1个反相器输入端，且每个反相器的输出端依次连接其对应D触发器DFF2的复位端S；第一个至第N个D触发器DFF2的锁存端L一一对应连接第一个至第N个D触发器DFF1的输出端Q，第一个D触发器DFF2的复位端S连接采样信号Clks，且第一个至第N-1个反相器的输出端一一对应连接第2个至第N个D触发器DFF2的复位端S，所述比较器的输出端连接每个D触发器DFF2的输入端，所述时钟信号Valid与每个D触发器DFF2的时钟端相连，第一个至第N个D触发器DFF2的输出端依次输出第二输出信号D1至DN。

7.根据权利要求6所述的高速低功耗逐次逼近型模数转换器，其特征在于，所述D触发器DFF1包括第一或门、第一反相器、第二反相器、第三反相器、第一NMOS管、第一传输门和第二传输门；其中，所述第一或门的输入端与时钟信号CP和置位信号连接，输出端与第一反相器的输入端连接，所述第一或门和第一反相器的输出端分别与第一传输门和第二传输门的两个控制端连接，D触发器DFF1的输入信号接第一传输门的一端，第一传输门的另一端接第一NMOS管的漏极和第二反相器的输入端，第一NMOS管的源极接地，栅极与置位信号连接，第二反相器的输出端接第二传输门的一端，第二传输门的另一端接第三反相器的输入端，第三反相器的输出VOUT作为D触发器DFF1的输出信号。

8.根据权利要求6所述的高速低功耗逐次逼近型模数转换器，其特征在于，所述D触发器DFF2包括第二或门、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第二NMOS管、第三传输门、第四传输门和第五传输门；其中，所述第二或门的输入端与时钟信号CP、锁存信号和置位信号连接，输出端与第四反相器的输入端连接，且锁存信号还与第五反相器的输入端连接，所述第二或门和第四反相器的输出端分别与第三传输门和第四传输门的两个控制端连接，锁存信号和第五反相器的输出端对应与第五传输门的两个控制端连接，D触发器DFF2的输入信号接第三传输门的一端，第三传输门的另一端接第二NMOS管的漏极、第六反相器的输入端和第五传输门的一端，第二NMOS管的源极接地，栅极与置位信号连接，第六反相器的输出端接第四传输门的一端，第四传输门的另一端接第七反相器的输入端，第七反相器的输出VOUT作为D触发器DFF2的输出信号；同时，第二NMOS管的漏极和第五传输门相连的一端，作为串联的第八反相器和第九反相器的输入端，两个串联反相器的输出端与第五传输门的另一端相连。

9.根据权利要求1所述的高速低功耗逐次逼近型模数转换器，其特征在于，所述开关阵列SW1包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个同或门、一个与非门、第一与门、第二与门、第十反相器、第十一反相器和第十二反相器，最高位数字码D1和Di作为同或门的两个输入，其中Di中的i取2到N；同或门的输出和时钟信号Clki连接到第一与门的两个输入端，其中Clki中的i取1到N-1；与非门和第二与门的一个输入端与第一与门的输出端相连，编码电路的输出信号CODEM(P)连接到第十反相器的输入端和第二与门的另一个输入端，第十反相器的输出端连接到与非门的另一个输入端，与非门的输出端连接第十一反相器的输入端，第二与门的输出端连接第十二反相器的输入端，第十一反相器和第十二反相器的输出端分别连接两个相同的电容的一个极板。

10.根据权利要求1所述的高速低功耗逐次逼近型模数转换器，其特征在于，所述开关阵列SW2包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个与非门、一个与门、第十三反相器、第十四反相器和第十五反相器，与非门和与门的一个输入端与时钟信号Clki相连，其中Clki中的i取1到N，编码电路的输出信号CODEM(P)连接到第十三反相器的输入端和与门的另一个输入端，第十三反相器的输出端连接到与非门的另一个输入端，与非门的输出端连接第十四反相器的输入端，与门的输出端连接第十五反相器的输入端，第十四反相器和第十五反相器的输出端分别连接两个相同的电容的一个极板。

说明书

一种高速低功耗逐次逼近型模数转换器

技术领域

[0001] 本发明属于模拟或数模混合集成电路技术领域，具体涉及一种高速低功耗逐次逼近型模数转换器。

背景技术

[0002] 近年来，随着CMOS集成电路工艺水平的不断提高，对逐次逼近型模数转换器的研究也随之深入。以下将对两种传统结构的逐次逼近型模数转换的优点和缺点进行简单分析。

[0003] 对于传统1bit per circle结构的逐次逼近型模数转换器，通常采用一个电容阵列和一个比较器的结构，其原理图如图1所示，其工作原理为：当电路处于采样阶段时，采样开关S1导通，电容阵列DAC的采样极板对输入信号VIN+和VIN-进行采样，非采样极板接共模电压VCM，采样阶段结束后，开关S1断开，比较器COMP对电容阵列DAC采样极板上的电压VP和VN进行逐次比较，每次比较周期输出一个数字码，通过比较器每一次比较后的一个输出结果，从最高位到最低位逐级控制电容阵列DAC中的每一位电容，直至逐次逼近过程结束。这种结构的优点是结构比较简单，在每个比较周期中只需要一个电容完全建立，所需的建立时间较短，即使某个电容不能完全建立，也可以通过在后级插入冗余位的方式来进行补偿，但其缺点在于，对于一个N位的逐次逼近型模数转换器，需要至少N个比较周期才能得到最终的结果，因而很难适应高速应用的要求。

[0004] 基于上述问题，出现了2bits per circle结构的逐次逼近型模数转换器，该种结构通常采用一个电容阵列和三个比较器，其原理图如图2所示，其工作原理为：当电路处于采样阶段时，采样开关S1导通，电容阵列DAC的采样极板对输入信号VIN+和VIN-进行采样，非采样极板接共模电压VCM，采样阶段结束后，开关S1断开，比较器COMP1、COMP2和COMP3对电容阵列DAC采样极板上的电压VP和VN进行逐次比较，由于三个比较器的存在，可以将采样极板上的电压VP与VN之差和三个基准电压同时进行比较，然后通过编码电路ENCODE，将三个比较器每一次比较后输出的三位温度计码转换为两位二进制码，即每次比较周期输出两个数字码CODEM/CODEL，通过三个比较器每一次比较后的一个输出结果，从最高位到最低位逐级控制电容阵列DAC中的每两位电容，直至逐次逼近过程结束。因此，对于一个N位的逐次逼近型模数转换器，只需要N/2个比较周期就能得到最终的结果，相比于传统1bit per circle结构的逐次逼近型模数转换器，其工作速度为原来的两倍，大大提高了逐次逼近型模数转换器的工作速度。但是，本发明的发明人经过研究发现，这种结构也存在其自身的缺点：由于在每个逼近周期中需要两个电容同时建立，当需要最高位和次高位电容同时完全建立时，会需要很长的建立时间，严重影响整个电路的工作速度，且存在建立不完全的风险，同时也很难采用插入冗余位的方法在此后的逼近过程中进行补偿。所以，上述两种逐次逼近型模数转换器都存在一定的问题。

发明内容

[0005] 针对现有技术存在的技术问题，本发明提供一种新型高速低功耗逐次逼近型模数转换器，除了保留现有1bit per circle结构和2bit per circle结构逐次逼近型模数转换器的各种优点外，同时还能够降低其功耗，进一步减小大电容建立不完全的风险。

[0006] 为了实现上述目的，本发明采用如下技术方案：

[0007] 一种高速低功耗逐次逼近型模数转换器，包括：

[0008] 开关S2、采样开关S1和S3，适于根据采样信号进行导通，且当电容阵列DAC1的电容做完相应的切换时，开关S1和S3仍然保持断开，而开关S2第二次导通；

[0009] 电容阵列DAC1和DAC2，适于电路处于采样阶段且当开关S1、S2和S3同时闭合时，其采样极板同时对输入信号VIN+和VIN-进行采样；并适于当电容阵列DAC1的电容做完相应的切换时，电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DAC1的电容保持切换后的状态，此后，电容阵列DAC2会再经历一次逐次逼近的过程，电容阵列DAC1保持切换后的状态；

[0010] 比较器COMP1、COMP2和COMP3，适于电路处于采样结束后且当开关S1、S2和S3同时断开时，将电容阵列DAC1和DAC2采样极板上的电压VP与VN之差和三个基准电压同时进行比较，三个比较器每次比较输出一个三位温度计码；或使能一个比较器，每次比较输出一位温度计码；

[0011] 编码电路，适于将该三位或一位温度计码转换为两位或一位二进制码，实现每个比较周期输出两位或一位数字码；

[0012] 与电容阵列DAC1对应的开关阵列SW1以及与电容阵列DAC2对应的开关阵列SW2，适于将每个比较周期产生的两位或一位数字码，同时依次从最高位到最低位逐级控制电容阵列DAC2和DAC1相应的两位或一位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准电压时，电容阵列DAC1的电容需要通过开关阵列SW1做要么保持接共模电压，要么切换到正负基准电压的切换；

[0013] 移位寄存器和数字校正单元，适于对每个比较周期输出的两个数字码进行整合后并行输出。

[0014] 本发明提供的高速低功耗逐次逼近型模数转换器，除了保留现有1bit per circle结构和2bit per circle结构逐次逼近型模数转换器的各种优点外，还实现了低功耗，进一步降低了高位大电容建立不完全的风险，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；同时，还可通过随机化选通三个比较器来减小比较器所带来的固有误差。

[0015] 进一步，所述电容阵列DAC1为高位电容阵列，其包括N个并联的电容，N可以为偶数也可以为奇数，N个电容大小从最高位到最低位依次为2(2N-1)C，2(2N-2)C，…，2(N+1)C，2NC，其中C为单位电容的容值；电容阵列DAC2为低位电容阵列，其包括N+1个并联的电容，N+1个电容大小从最高位到最低位依次为2(N-1)C，2(N-2)C，…，2C，C，C，其中C为单位电容的容值，DAC2中的最低位电容C的非采样极板始终接共模电压VCM。

[0016] 进一步，所述电容阵列DAC1和DAC2的采样极板可通过采样开关S1和S3进行采样，并可通过开关S2来控制这两个采样极板是否连接在一起。

[0017] 进一步，所述编码电路包括低位数字码产生电路、高位数字码产生电路和选择电路，该低位数字码产生电路包括一个同或门和一个与门，同或门的两个输入端与比较器COMP2和COMP3的正向输出端连接，与门的两个输入端与同或门的输出端和比较器COMP1的正向输出端连接，与门的输出端产生两位数字码中的低位，记为CODEL；该高位数字码产生电路包括一个与门和一个或门，与门的两个输入端与比较器COMP1和COMP2的正向输出端连接，或门的两个输入端与与门的输出端和比较器COMP3的正向输出端连接，或门的输出端产生两位数字码中的高位，记为CODEM；所述CODEL、CODEM和COMP2的正向输出端通过选择电路输出。

[0018] 进一步，所述模数转换器还包括与每个所述比较器输出端对应连接的与非门，该与非门的输出端输出时钟信号Valid。

[0019] 进一步，所述移位寄存器包括N个D触发器DFF1、N-1个反相器和N个D触发器DFF2，N为不小于3的正整数；其中，所述时钟信号Valid与每个D触发器DFF1的时钟端相连，第一个至第N个D触发器DFF1的复位端S连接采样信号Clks，第一个D触发器DFF1的输入端D连接电源VDD，每个D触发器DFF1的输出端Q依次连接其下一个D触发器DFF1的输入端D，且第一个至第N个D触发器DFF1的输出端Q依次输出第一输出信号Clk1至ClkN，所述第一个至第N个D触发器DFF1的输出端Q依次对应连接第一个至第N-1个反相器输入端，且每个反相器的输出端依次连接其对应D触发器DFF2的复位端S；第一个至第N个D触发器DFF2的锁存端L一一对应连接第一个至第N个D触发器DFF1的输出端Q，第一个D触发器DFF2的复位端S连接采样信号Clks，且第一个至第N-1个反相器的输出端一一对应连接第2个至第N个D触发器DFF2的复位端S，所述比较器的输出端连接每个D触发器DFF2的输入端，所述时钟信号Valid与每个D触发器DFF2的时钟端相连，第一个至第N个D触发器DFF2的输出端依次输出第二输出信号D1至DN。

[0020] 进一步，所述D触发器DFF1包括第一或门、第一反相器、第二反相器、第三反相器、第一NMOS管、第一传输门和第二传输门；其中，所述第一或门的输入端与时钟信号和置位信号连接，输出端与第一反相器的输入端连接，所述第一或门和第一反相器的输出端分别与第一传输门和第二传输门的两个控制端连接，D触发器DFF1的输入信号接第一传输门的一端，另一端接第一NMOS管的漏极和第二反相器的输入端，第一NMOS管的源极接地，栅极与置位信号连接，第二反相器的输出端接第二传输门的一端，另一端接第三反相器的输入端，第三反相器的输出VOUT作为D触发器DFF1的输出信号。

[0021] 进一步，所述D触发器DFF2包括第二或门、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第二NMOS管、第三传输门、第四传输门和第五传输门；其中，所述第二或门的输入端与时钟信号、锁存信号和置位信号连接，输出端与第四反相器的输入端连接，且锁存信号还与第五反相器的输入端连接，所述第二或门和第四反相器的输出端分别与第三传输门和第四传输门的两个控制端连接，锁存信号和第五反相器的输出端与第五传输门的两个控制端连接，D触发器DFF2的输入信号接第三传输门的一端，另一端接第二NMOS管的漏极、第六反相器的输入端和第五传输门的一端，第二NMOS管的源极接地，栅极与置位信号连接，第六反相器的输出端接第四传输门的一端，另一端接第七反相器的输入端，第七反相器的输出VOUT作为D触发器DFF2的输出信号；同时，第二NMOS管的漏极和第五传输门相连的一端，作为串联的第八反相器和第九反相器的输入端，两个串联反相器的输出端与第五传输门的另一端相连。

[0022] 进一步，所述开关阵列SW1包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个同或门、一个与非门、第一与门、第二与门、第十反相器、第十一反相器和第十二反相器，最高位数字码D1和Di作为同或门的两个输入，其中Di中的i取2到N；同或门的输出和时钟信号Clki连接到第一与门的两个输入端，其中Clki中的i取1到N-1；与非门和第二与门的一个输入端与第一与门的输出端相连，编码电路的输出信号CODEM(P)连接到第十反相器的输入端和第二与门的另一个输入端，第十反相器的输出端连接到与非门的另一个输入端，与非门的输出端连接第十一反相器的输入端，第二与门的输出端连接第十二反相器的输入端，第十一反相器和第十二反相器的输出端分别连接两个相同的电容的一个极板。

[0023] 进一步，所述开关阵列SW2包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个与非门、一个与门、第十三反相器、第十四反相器和第十五反相器，与非门和与门的一个输入端与时钟信号Clki相连，其中Clki中的i取1到N，编码电路的输出信号CODEM(P)连接到第十三反相器的输入端和与门的另一个输入端，第十三反相器的输出端连接到与非门的另一个输入端，与非门的输出端连接第十四反相器的输入端，与门的输出端连接第十五反相器的输入端，第十四反相器和第十五反相器的输出端分别连接两个相同的电容的一个极板。

附图说明

[0024] 图1是传统1bit per circle逐次逼近型模数转换器的原理示意图。

[0025] 图2是传统2bit per circle逐次逼近型模数转换器的原理示意图。

[0026] 图3是本发明提供的高速低功耗逐次逼近型模数转换器的原理示意图。

[0027] 图4是图3中电容阵列DAC1的相关工作原理示意图。

[0028] 图5是图3中电容阵列DAC1的相关工作时序示意图。

[0029] 图6是本发明提供的D触发器DFF1的原理示意图。

[0030] 图7是本发明提供的D触发器DFF2的原理示意图。

[0031] 图8是图3中电容阵列DAC2的相关工作原理示意图。

[0032] 图9是图3中电容阵列DAC2的相关工作时序示意图。

[0033] 图10是图3中编码电路的电路原理示意图。

[0034] 图11是传统结构和低功耗结构的逐次逼近路径对比示意图。

[0035] 图12是传统结构和低功耗结构的功耗对比示意图。

[0036] 图13是图3中SW1开关电容单元的原理示意图。

[0037] 图14是图3中SW2开关电容单元的原理示意图。

[0038] 图15是本发明提供的8bits模数转换器的实例应用原理示意图。

[0039] 图16是本发明提供的10bits模数转换器的实例应用原理示意图。

具体实施方式

[0040] 为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

[0041] 请参考图3所示，本发明提供一种高速低功耗逐次逼近型模数转换器，包括采样开关S1和S3、开关S2、电容阵列DAC1和DAC2、与电容阵列DAC1对应的开关阵列SW1、与电容阵列DAC2对应的开关阵列SW2、比较器COMP1、COMP2和COMP3、编码电路ENCODE以及移位寄存器和数字校正单元SARREG AND DIGITAL CORRECTION；其中，

[0042] 开关S2、采样开关S1和S3，适于根据采样信号进行导通，且当电容阵列DAC1的电容做完相应的切换时，开关S1和S3仍然保持断开，而开关S2第二次导通；

[0043] 电容阵列DAC1和DAC2，适于电路处于采样阶段且当开关S1、S2和S3同时闭合时，其采样极板同时对输入信号VIN+和VIN-进行采样；并适于当电容阵列DAC1的电容做完相应的切换时，电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DAC1的电容保持切换后的状态，此后，电容阵列DAC2会再经历一次逐次逼近的过程，电容阵列DAC1保持切换后的状态；

[0044] 比较器COMP1、COMP2和COMP3，适于电路处于采样结束后且当开关S1、S2和S3同时断开时，将电容阵列DAC1和DAC2采样极板上的电压VP与VN之差和三个基准电压同时进行比较，三个比较器每次比较输出一个三位温度计码；或使能一个比较器，每次比较输出一位温度计码；

[0045] 编码电路，适于将该三位或一位温度计码转换为两位或一位二进制码，实现每个比较周期输出两位或一位数字码；

[0046] 与电容阵列DAC1对应的开关阵列SW1以及与电容阵列DAC2对应的开关阵列SW2，适于将每个比较周期产生的两位或一位数字码，同时依次从最高位到最低位逐级控制电容阵列DAC2和DAC1相应的两位或一位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准电压时，电容阵列DAC1的电容需要通过开关阵列SW1做要么保持接共模电压，要么切换到正负基准电压的切换；

[0047] 移位寄存器和数字校正单元，适于对每个比较周期输出的两个数字码进行整合后并行输出。

[0048] 本发明提供的高速低功耗逐次逼近型模数转换器，除了保留现有1bit per circle结构和2bit per circle结构逐次逼近型模数转换器的各种优点外，还实现了低功耗，进一步降低了高位大电容建立不完全的风险，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；同时，还可通过随机化选通三个比较器来减小比较器所带来的固有误差。

[0049] 请参考图3所示的2bits per circle高速低功耗逐次逼近型模数转换器，其工作原理具体为：当电路处于采样阶段时，开关S1、S2和S3同时导通，电容阵列DAC1的采样极板和电容阵列DAC2的采样极板同时进行采样，其中DAC1为高位电容阵列，DAC2为低位电容阵列，与此同时，比较器COMP1、COMP2和COMP3处于失调消除阶段；采样结束后，开关S1、S2和S3同时断开，比较器COMP1、COMP2和COMP3同时开始工作，三个比较器的输出通过编码电路ENCODE将温度计码转换为二进制码，实现一个比较周期输出2bits数字码的功能，每个周期产生的2bits数字码依次从最高位到最低位逐级控制电容阵列DAC2相应的电容接对应的基准电压，同时控制电容阵列DAC1相应的电容也接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准时，电容阵列DAC1的电容需要通过开关阵列SW1做要么保持接共模电压，要么切换到正负基准电压的切换，此时，开关S1和S3仍然保持断开，开关S2第二次导通，同时电容阵列DAC2的电容非采样极板被重新置位为采样时的状态，即接共模电压VCM，而DAC1的电容保持切换后的状态，随后再经历一次逐次逼近的过程，由此完成一个完整的逐次逼近周期。因而，本发明除了保留现有1bit per circle结构和2bit per circle结构逐次逼近型模数转换器的各种优点外，还实现了低功耗，进一步降低了高位大电容建立不完全的风险，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；同时，还可通过随机化选通三个比较器来减小比较器所带来的固有误差。

[0050] 作为具体实施例，图3所示的电容阵列DAC1为高位电容阵列，其包括N个并联的电容，N可以为偶数也可以为奇数，N个电容大小从最高位到最低位依次为2(2N-1)C，2(2N-2)C，…，2(N+1)C，2NC，其中C为单位电容的容值；电容阵列DAC2为低位电容阵列，其包括N+1个并联的(N-1) (N-2)
电容，N+1个电容大小从最高位到最低位依次为2 C，2 C，…，2C，C，C，其中C为单位电容的容值，DAC2中的最低位电容C的非采样极板始终接共模电压VCM。当N为偶数时，本发明为一个2bits per circle的SAR ADC；当N为奇数时，本发明为一2bits per circle和1bits per circle交替工作的SAR ADC，从而进一步增加了电路应用的灵活性。

[0051] 作为具体实施例，图3所示的电容阵列DAC1和DAC2的采样极板可通过采样开关S1和S3进行采样，并可通过开关S2来控制这两个采样极板是否连接在一起。具体地，当电路处于采样阶段时，开关S1、S2和S3同时导通，电容阵列DAC1的采样极板和电容阵列DAC2的采样极板同时进行采样；当电容阵列DAC1的电容做完相应的切换时，开关S1和S3仍然保持断开，开关S2第二次导通，将电容阵列DAC1和DAC2的采样极板连接在一起，同时将电容阵列DAC2的电容非采样极板重新置位为采样时的状态，即接共模电压VCM，而DAC1的电容保持切换后的状态，随后再经历一次逐次逼近的过程，由此完成一个完整的逐次逼近周期。

[0052] 作为具体实施例，编码电路的电路原理图请参考图10所示，所述编码电路ENCODE包括低位数字码产生电路、高位数字码产生电路和选择电路MUX，该低位数字码产生电路包括一个同或门XNOR和一个与门AND，同或门XNOR的两个输入端与比较器COMP2和COMP3的正向输出端Outp2和Outp3连接，与门AND的两个输入端与同或门XNOR的输出端和比较器COMP1的正向输出端Outp1连接，与门AND的输出端产生两位数字码中的低位，记为CODEL；该高位数字码产生电路包括一个与门AND和一个或门OR，与门AND的两个输入端与比较器COMP1和COMP2的正向输出端Outp1和Outp2连接，或门OR的两个输入端与与门AND的输出端和比较器COMP3的正向输出端Outp3连接，或门OR的输出端产生两位数字码中的高位，记为CODEM，通过此编码电路，可以实现从温度计码到二进制码的转换；所述CODEL、CODEM和COMP2的正向输出端通过选择电路MUX输出，如果最后一次比较只输出一个数字码，将最后一次的时钟信号ClkN作为选择电路MUX的控制信号，当ClkN变为高电平，选择电路MUX则输出Outp2信号；如果最后一次比较仍然输出两个数字码，则最后一次的时钟信号ClkN不作为选择电路MUX的控制信号，该选择电路MUX仍然输出CODEL和CODEM信号。同时，所述编码电路的真值表如下表1所示。

[0053] 表1：

[0054]Outp3 Outp2 Outp1 CODEM CODEL
0 0 0 0 0
0 0 1 0 1
0 1 1 1 0
1 1 1 1 1

[0055] 以下将介绍电容阵列DAC1和电容阵列DAC2控制模块的工作原理。电容阵列DAC1的相关工作原理如图4所示，为了说明原理，该图中只画出一个比较器作为示意。对于D触发器DFF1和DFF2，当复位端S为高电平的时候，输出端Q置位为低电平，不受输入时钟和D端输入值的影响；而对于D触发器DFF2，当L端为高电平的时候，输出端Q的值被锁存，不受输入时钟和D端输入值的影响，这里需要注意的是对于D触发器DFF2，S端和L端不能同时为高电平。当比较器使能单元COMP_ENABLE产生的使能信号EN_COMP为低电平的时候，比较器COMPi处于工作状态，当使能信号EN_COMP为高电平的时候，比较器COMPi处于复位状态，此时，比较器的输出Outp和Outn同时为高电平。作为具体实施例，所述模数转换器还包括与每个所述比较器COMP输出端对应连接的与非门NAND，即比较器COMP的输出Outp和Outn连接到与非门NAND的输入，该与非门NAND的输出端输出信号Valid，信号Valid作为D触发器DFF1和D触发器DFF2的时钟信号。

[0056] 作为具体实施方式，所述移位寄存器包括N个D触发器DFF1、N-1个反相器和N个D触发器DFF2，N为不小于3的正整数；其中，所述时钟信号Valid与每个D触发器DFF1的时钟端相连，第一个至第N个D触发器DFF1的复位端S连接采样信号Clks，第一个D触发器DFF1的输入端D连接电源VDD，每个D触发器DFF1的输出端Q依次连接其下一个D触发器DFF1的输入端D，且第一个至第N个D触发器DFF1的输出端Q依次输出第一输出信号Clk1至ClkN，所述第一个至第N个D触发器DFF1的输出端Q依次对应连接第一个至第N-1个反相器INV输入端，且每个反相器INV的输出端依次连接其对应D触发器DFF2的复位端S；第一个至第N个D触发器DFF2的锁存端L一一对应连接第一个至第N个D触发器DFF1的输出端Q，第一个D触发器DFF2的复位端S连接采样信号Clks，且第一个至第N-1个反相器的输出端一一对应连接第2个至第N个D触发器DFF2的复位端S，所述比较器COMPi的输出端Outp(CODEM)和Outn(CODEL)连接每个D触发器DFF2的输入端，所述时钟信号Valid与每个D触发器DFF2的时钟端相连，第一个至第N个D触发器DFF2的输出端依次输出第二输出信号D1至DN。

[0057] 具体地，当模数转换器ADC处于采样阶段时，采样信号Clks为高电平，图4中所有D触发器DFF1的输出端Q被置位为0，同时，图4中所有D触发器DFF2的输出端Q也被置位为0，当采样结束后，采样信号Clks变为低电平，所有的D触发器DFF1和第二输出信号D1对应的D触发器DFF2退出置位状态，其余D触发器DFF2保持置位状态。此时，通过比较器使能单元COMP_ENABLE使得比较器开始第一次比较，当比较器完成第一次比较时，时钟信号Valid触发未被置位的D触发器DFF1和DFF2，第一输出信号Clk1由低电平变为高电平，第一输出信号Clk2到ClkN保持低电平，同时，第一次比较结果CODEM(CODEL)输出到D1，此后，由于第一输出信号Clk1为高电平，D1所对应的D触发器DFF2被锁存，D2对应的D触发器DFF2退出置位状态，其余D触发器DFF2仍然保持置位状态，此时，第一次工作周期结束。此后，比较器使能单元COMP_ENABLE使得比较器开始第二次比较，时钟信号Valid触发未被置位或者锁存的D触发器DFF1和DFF2，第一输出信号Clk1保持高电平，第一输出信号Clk2由低电平变为高电平，第一输出信号Clk3到ClkN保持低电平，同时，第二次比较结果CODEM(CODEL)输出到D2，由于锁存效果，D1的值保持不变，此后，由于第一输出信号Clk2为高电平，D2所对应的D触发器DFF2被锁存，D3对应的D触发器DFF2退出置位状态，其余D触发器DFF2仍然保持置位或者锁存状态，此时，第二次工作周期结束。此后的工作状态以此类推，其具体整体时序请参考图5所示。

[0058] 作为具体实施例，请参考图6所示，所述D触发器DFF1包括第一或门OR1、第一反相器INV1、第二反相器INV2、第三反相器INV3、第一NMOS管N1、第一传输门K1和第二传输门K2；其中，所述第一或门OR1的输入端与时钟信号CP和置位信号S(即采样信号Clks)连接，输出端与第一反相器INV1的输入端连接，所述第一或门OR1和第一反相器INV1的输出端产生的控制信号C和CN，分别与第一传输门K1和第二传输门K2的两个控制端连接，作为传输门K1和K2的控制信号，D触发器DFF1的输入信号VIN接第一传输门K1的一端，第一传输门K1的另一端接第一NMOS管N1的漏极和第二反相器INV2的输入端，第一NMOS管的源极接地，栅极与置位信号S连接，第二反相器INV2的输出端接第二传输门K2的一端，第二传输门K2的另一端接第三反相器INV3的输入端，第三反相器INV3的输出VOUT作为D触发器DFF1的输出信号。

[0059] 作为具体实施例，请参考图7所示，所述D触发器DFF2包括第二或门OR2、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第二NMOS管N2、第三传输门K3、第四传输门K4和第五传输门K5；其中，所述第二或门OR2的输入端与时钟信号CP、锁存信号L和置位信号S连接，第二或门OR2的输出端与第四反相器INV4的输入端连接，且锁存信号L还与第五反相器INV5的输入端连接，所述第二或门和第四反相器的输出端产生的控制信号C和CN，分别与第三传输门K3和第四传输门K4的两个控制端连接，作为传输门K3和K4的控制信号，第五反相器INV5的输出端产生的控制LN和锁存信号L与第五传输门K5的两个控制端连接，作为传输门K5的控制信号，D触发器DFF2的输入信号VIN接第三传输门K3的一端，第三传输门K3的另一端接第二NMOS管N2的漏极、第六反相器INV6的输入端和第五传输门K5的一端，第二NMOS管N2的源极接地，栅极与置位信号S连接，第六反相器INV6的输出端接第四传输门K4的一端，第四传输门K4的另一端接第七反相器INV7的输入端，第七反相器INV7的输出VOUT作为D触发器DFF2的输出信号；同时，第二NMOS管N2的漏极和第五传输门K5相连的一端，作为串联的第八反相器INV8和第九反相器INV9的输入端，两个串联反相器INV8和INV9的输出端与第五传输门K5的另一端相连。

[0060] 作为具体实施例，请参考图8所示，所述模数转换器还包括一个或门OR，所述或门OR的一个输入端与采样信号Clks连接，另一个输入端与最末一个D触发器DFF1的输出端Q和最末一个D触发器DFF2的锁存端L连接。电容阵列DAC2的相关工作原理如图8所示，图8和图4的区别在于，在图4中，当第一输出信号ClkN变为高电平后，整个模块会处于一个保持状态，直到下一次采样信号Clks重新触发工作；而在图8中，当第一输出信号ClkN变为高电平后，由于或门OR的存在，D触发器DFF1和DFF2会被置位信号Clkc快速的置位，并且立即开始下一次转换过程，从而实现前面描述的工作原理。图8所对应的工作时序图如图9所示，其中TDAC1和TDAC2分别表示电容阵列DAC1和DAC2的转换时间。

[0061] 以下将重点介绍本发明中，实现低功耗的工作原理和实现方法。图11中分别给出了传统逐次逼近和新型逐次逼近方法下，VP和VN两点电压的不同收敛路径。从该图中可以看出，当采样得到的差模电压绝对值较小时，如果采用新型逐次逼近方法，可以避免高位电容的切换过程，也就是说，在这种情况下，高位电容的非采样极板可以一直保持接采样时的共模电压VCM，而不用像传统逐次逼近方法下那样，从共模电压切换到正基准电压或者负基准电压。这样做的优点是，可以节省相当可观的功耗；同时，由于高位大电容不存在建立问题，也大大降低了传统逐次逼近方法下，高位大电容建立不完全的风险，图12给出了两种逼近方法所对应的功耗曲线图，图中实线为传统方法所对应的功耗曲线，虚线为新型方法所对应的功耗曲线。根据上面的描述，可以总结得到，如果电容阵列DAC1的电容个数为N(N为自然数)，那么在新型逐次逼近过程中，第i(1≤i≤N-1)位电容的非采样极板，要么保持采样状态下所接的共模电压VCM，要么从共模电压切换到正基准电压或者负基准电压。现介绍第i(1≤i≤N-1)位电容的非采样极板，是否需要从共模电压VCM切换到正负基准电压的判断依据，根据前文介绍的新型2bits per circle高速低功耗逐次逼近型模数转换器的工作原理，以DAC2为电容阵列的逐次逼近过程中，通过第一次比较并经过数字部分的处理，得到D1和D2，如果D1和D2同为高或者同为低，说明电容阵列DAC2中，最高位电容的非采样极板，从共模电压VCM向正负基准电压切换后，VP和VN的正负极性没有发生变化，也就是说，经过电容阵列DAC2的最高位电容从共模电压VCM向正负基准电压切换后，VP和VN的大小关系和采样结果相同。那么，电容阵列DAC1的最高位电容的非采样极板需要和电容阵列DAC2的最高位电容的非采样极板做相同的切换动作；否则，电容阵列DAC1的最高位电容的非采样极板就保持接共模电压VCM。电容阵列DAC1中的N(N为自然数)个电容，权重从大到小，从2(2N-1)(N+1)C到第2 C都采用相同的工作原理，由于电容阵列DAC2第一次工作完成后，只能产生D1到DN一共N个数字码，电容阵列DAC1中的最低位(第N位)电容没有判断依据，所以，电容阵列DAC1中的最低位电容2NC采用直接根据DN的高低，直接正负基准电压。根据上述描述，可以总结如下：在新型逐次逼近方法下，如果D1和Di(2≤i≤N)极性相同(即同为1或者同为0)，说明VP、VN的本次跳变与第一次的跳变方向是一致的，相应电容的非采样极板应当继续保持这种跳变方向，那么，第i-1(2≤i≤N)位电容的非采样极板就根据D(i-1)(2≤i≤N)的值，就需要从共模电压VCM切换到正负基准电压；如果D1和Di(2≤i≤N)极性相反(即不同时为1或0)，说明VP、VN的本次跳变与第一次的跳变方向是相反的，相应电容的非采样极板应当继续保持这种跳变方向，那么，第i-1(2≤i≤N)位电容的非采样极板就保持采样状态接共模电压VCM，而最低位电容的非采样极板仍然根据DN的值，从共模电压VCM切换到正负基准电压。

[0062] 作为具体实施例，请参考图13所示，所述开关阵列SW1包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个同或门XNOR、一个与非门NAND、第一与门AND1、第二与门AND2、第十反相器INV10、第十一反相器INV11和第十二反相器INV12，最高位数字码D1和Di作为同或门XNOR的两个输入，其中Di中的i取2到N；同或门XNOR的输出和时钟信号Clki连接到第一与门AND1的两个输入端，其中Clki中的i取1到N-1；与非门NAND和第二与门AND2的一个输入端与第一与门AND1的输出端相连，编码电路的输出信号CODEM(P)连接到第十反相器INV10的输入端和第二与门AND2的另一个输入端，第十反相器INV10的输出端连接到与非门NAND的另一个输入端，与非门NAND的输出端连接第十一反相器INV11的输入端，第二与门AND2的输出端连接第十二反相器INV12的输入端，第十一反相器INV11和第十二反相器INV12的输出端分别连接两个相同的电容的一个极板，这两个相同的电容的另一个极板接比较器COMP的一个输入端，同时，这两个相同的电容构成了一个代表一位权重的电容。图13所示开关电容的工作原理为：当时钟信号Clki(i取1到N-1)为低电平时，与非门NAND所对应的第十一反相器INV11输出低电平(负基准)，而与门AND对应的第十二反相器INV12输出高电平(正基准)，此时，对于这两个相同电容所构成的一位权重电容而言，它的非采样极板等效为和一个共模电压相连；当时钟信号Clki(i取1到N-1，且此处的Clki，i取1到N-1和Di，i取2到N一一对应)由低电平变为高电平后，如果此时D1和Di相同(同为1或同为0)，说明此时电容非采样极板的电压应该从共模电压VCM向正负基准电压切换，编码电路产生相应的信号CODEM(P)，如果这个信号为高电平，那么，这两个相同电容所构成的一位权重电容而言，它的非采样极板等效为接低电平(负基准)，反之，等效为接高电平(正基准)，由于编码电路输入到另一端的信号CODEM(P)为极性相反的信号，所以，此时另一端两个相同电容所构成的一位权重电容而言，它的非采样极板等效为接高电平(正基准)，反之，等效为接低电平(负基准)；如果此时D1和Di不相同(一个为1而另一个为0)，说明此时电容非采样极板的电压应该保持接共模电压VCM，而不应该向正负基准电压切换，所以此时电容非采样极板仍然应该接共模电压VCM。而电容阵列DAC1中的最低位电容2NC和电容阵列DAC2中的电容所对应的开关实现方法如图14所示。

[0063] 作为具体实施例，请参考图14所示，所述开关阵列SW2包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个与非门NAND、一个与门AND、第十三反相器INV13、第十四反相器INV14和第十五反相器INV15，与非门NAND和与门AND的一个输入端与时钟信号Clki(i取1到N)相连，编码电路的输出信号CODEM(P)连接到第十三反相器INV13的输入端和与门AND的另一个输入端，第十三反相器INV13的输出端连接到与非门NAND的另一个输入端，与非门NAND的输出端连接第十四反相器INV14的输入端，与门AND的输出端连接第十五反相器INV15的输入端，第十四反相器INV14和第十五反相器INV15的输出端分别连接两个相同的电容的一个极板，这两个相同的电容的另一个极板接比较器COMP的一个输入端，同时，这两个相同的电容构成了一个代表一位权重的电容。图14和图13的区别在于：图14中少了一个用于判断D1和Di(i取2到N)是否相同的同或门XNOR，且时钟信号Clki直接输入到与非门NAND和与门AND。具体地，图14所示开关电容的工作原理为：当时钟信号Clki(i取1到N)为低电平时，与非门NAND所对应的第十一反相器INV11输出低电平(负基准)，而与门AND对应的第十二反相器INV12输出高电平(正基准)，此时，对于这两个相同电容所构成的一位权重电容而言，它的非采样极板等效为和一个共模电压相连；当时钟信号Clki(i取1到N)由低电平变为高电平后，编码电路产生相应的信号CODEM(P)，如果这个信号为高电平，那么，这两个相同电容所构成的一位权重电容而言，它的非采样极板等效为接低电平(负基准)，反之，等效为接高电平(正基准)。由于编码电路输入到另一端的信号CODEM(P)为极性相反的信号，所以，此时另一端两个相同电容所构成的一位权重电容而言，它的非采样极板等效为接高电平(正基准)，反之，等效为接低电平(负基准)。

[0064] 现介绍电容阵列DAC1中N为偶数或者奇数时的不同工作方式：当N为偶数时，由于每次比较产生两个数字码，0.5N次比较后刚好完成电容阵列DAC1或者DAC2中所有电容的设置；当N为奇数时，最后一位电容所对应的比较结果只产生一位数字码，所以，当进行最后一次电容所对应的比较时，可通过ClkN将比较器COMP1和COMP3不使能，只让比较器COMP2正常工作，此时最后一位电容对应的比较过程是1bit per circle。因此，电容阵列DAC1和DAC2中的电容个数N既可以取偶数，也可以取奇数；同时，可以通过随机化选通三个比较器来减小比较器所带来的固有误差。

[0065] 实施实例一：请参考图15所示的8bits模数转换器的实例应用原理示意图，电容阵列DAC1和电容阵列DAC2都为4bits电容阵列，从而可以实现一个2bits per circle的8位高速逐次逼近型模数转换器，此时只需要4次比较周期就可以实现8位逐次逼近过程。

[0066] 实施实例二：请参考图16所示的10bits模数转换器的实例应用原理示意图，电容阵列DAC1和电容阵列DAC2都为5bits电容阵列，从而可以实现一个2bits per circle的10位高速逐次逼近型模数转换器，此时只需要5次比较周期就可以实现10位逐次逼近过程。

[0067] 另外，需要特别说明的是，理论上，本发明中的电容阵列DAC1和电容阵列DAC2的位数只要相等，并且电容阵列DAC1的电容个数小于电容阵列DAC2的电容个数，就可以实现本发明的工作原理，并不局限于上述两种实施实例。

[0068] 以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。