用于高压互连的浮动保护环

摘要

本发明涉及一种用于高压互连的浮动保护环。本发明提出了一种集成电路，包括一个第一导电类型半导体的衬底，一个设置在衬底上方的第一导电类型半导体的轻掺杂半导体层，一个驱动电路，一个形成半导体层上方并且一端电连接到驱动电路的导电互连结构，形成在半导体层中以及互连结构下方的至少一个保护结构，以及一个形成在半导体层顶部的第一导电类型半导体的阱区，在驱动电路和至少一个保护结构之间以及互连结构下方。保护结构为电浮动。

权利要求

1.一种集成电路，其特征在于，包括：

一个第一导电类型半导体的衬底；

一个第一导电类型半导体的轻掺杂半导体层，设置在衬底上方；

一个驱动电路，包括一个第二导电类型半导体的第一掺杂区，设置在半导体层中；

一个导电互连结构，形成在半导体层上方，并且一端电连接到驱动电路；

至少一个保护结构，均形成在半导体层中，且位于互连结构下方，其中所述的至少一个保护结构电浮动；以及一个第一导电类型半导体的阱区，形成在半导体层顶部以及互连结构下方，其中所述的阱区设置在驱动电路和所述的至少一个保护结构之间，且该阱区的掺杂浓度高于半导体层。

2.根据权利要求1所述的集成电路，其特征在于，所述的至少一个保护结构包括一个第二导电类型半导体的区域，形成在第一导电类型半导体的半导体层中。

3.根据权利要求1所述的集成电路，其特征在于，所述的至少一个保护结构包括一个用导电材料填充的沟槽，该沟槽与第一导电类型半导体的半导体层电绝缘。

4.根据权利要求1所述的集成电路，其特征在于，所述的至少一个保护结构包括一个用绝缘材料填充的沟槽。

5.根据权利要求1所述的集成电路，其特征在于，还包括一个绝缘层，形成在互连结构和第一导电类型半导体的半导体层之间。

6.根据权利要求1所述的集成电路，其特征在于，所述的驱动电路还包括一个在第一掺杂区中的第二导电类型半导体的第二阱区，以及一个在第二阱区中的第二导电类型半导体的第二掺杂区。

7.根据权利要求1所述的集成电路，其特征在于，所述的第一导电类型半导体为P-型半导体，第二导电类型半导体为N-型半导体。

8.根据权利要求1所述的集成电路，其特征在于，所述的第一导电类型半导体为N-型半导体，第二导电类型半导体为P-型半导体。

9.根据权利要求1所述的集成电路，其特征在于，所述的互连结构处于120伏至1200伏范围内的高压下。

10.根据权利要求1所述的集成电路，其特征在于，所述的互连结构的第二端电连接到电平位移器的漏极区。

11.根据权利要求1所述的集成电路，其特征在于，所述的至少一个保护结构的掺杂浓度范围为5×1015个原子/cm3至1×1016个原子/cm3。

12.一种集成电路，其特征在于，包括：

一个第一导电类型半导体的衬底；

一个第一导电类型半导体的轻掺杂半导体层，设置在衬底上方；

一个驱动电路，包括一个第二导电类型半导体的第一掺杂区，设置在半导体层中；

一个电平位移器，包括一个设置在半导体层中的第二导电类型半导体的第二掺杂区，以及一个在第二掺杂区中的漏极区，其中电平位移器的漏极区通过导电互连结构，电连接到驱动电路；

一个端接结构，其中端接结构包围着驱动电路和电平位移器，因此驱动电路和电平位移器位于同一个端接结构内；以及至少一个保护结构，均形成在半导体层中，位于驱动电路和电平位移器之间，且位于互连结构下方，其中所述的至少一个保护结构是电浮动。

13.根据权利要求12所述的集成电路，其特征在于，所述的至少一个保护结构包括一个第一导电类型半导体的区域，形成在第一导电类型半导体的半导体层中。

14.根据权利要求12所述的集成电路，其特征在于，所述的至少一个保护结构包括一个用导电材料填充的沟槽，该沟槽与第一导电类型半导体的半导体层电绝缘。

15.根据权利要求12所述的集成电路，其特征在于，所述的至少一个保护结构包括一个用绝缘材料填充的沟槽。

16.根据权利要求12所述的集成电路，其特征在于，还包括一个绝缘层，形成在互连结构和第一导电类型半导体的半导体层之间。

17.根据权利要求12所述的集成电路，其特征在于，所述的驱动电路还包括一个在第一掺杂区中的第二导电类型半导体的阱区，以及一个在第二阱区中第二导电类型半导体的第三掺杂区。

18.根据权利要求12所述的集成电路，其特征在于，所述的互连结构处于120伏至1200伏范围内的高压下。

19.根据权利要求12所述的集成电路，其特征在于，所述的至少一个保护结构的掺杂浓度范围为1×1016个原子/cm3至5×1016个原子/cm3。

20.根据权利要求12所述的集成电路，其特征在于，所述的驱动电路和电平位移器的漏极区设置在高压电路区中，并且通过一个绝缘结构，使高压电路区与低压电路区分开。

说明书

用于高压互连的浮动保护环

技术领域

[0001] 本发明主要涉及半导体器件。确切地说，本发明是关于高压集成电路的器件结构。

背景技术

[0002] 近年来，智能功率技术获得了更多的重视。智能功率技术提供模拟和数字电路集成（例如双极和互补金属氧化物半导体（CMOS）器件）与功率级（例如双扩散金属氧化物半导体（DMOS）器件）集成在一个单独芯片上。因此，智能功率技术提供更多的性能，以便在CMOS的高密度、低功率消耗，双极的高功率驱动能力和高速度，DMOS的大电流和高击穿电压之间选择。在一个单独芯片上具有多种功能（包括模拟、数字和电源），使系统设计最小化，用于汽车、工业、远程通信和电子数据处理等领域。另外，智能功率技术包括功率晶体管的诊断和保护功能，提高了适用于不同应用的功率驱动器的耐用性和可靠性。

[0003] 如今的智能功率应用需要栅极驱动器在50～1200V范围内驱动功率晶体管（例如MOSFET或IGBT）。高压的关键问题在于功率器件的设计及其与低压器件的集成过程。图1A表示一种传统的高压栅极驱动器集成电路的俯视图，图1B表示图1A所示的传统高压栅极驱动器集成电路的剖面图。参见图1A和图1B，高压栅极驱动器集成电路10通常包括一个低压电路区12和一个在高压浮动槽内部的高压电路区14。此处，“高压电路区”一词是指位于高压浮动槽内部的低压电路的电路区，高压浮动槽包围着高压电路区14。浮动槽包括一个降低表面电场区11，端接一个高压电路区。电阻器包括高压浮动槽，决定触发 控制电路的电压，控制电路接通高端功率晶体管。结型端接区16设置在低压区12和高压浮动槽11之间。结型端接区16在低压电路区12和高压电路区14之间提供电绝缘。电平位移器18，例如一个或多个N-型横向双扩散MOS（LDMOS）晶体管，设置在低压区12中，用于参照地电压的信号电压位移到参照高压浮动槽的信号电压。电平位移器18形成在N-掩埋层中，接地到p-型衬底。电平位移器18可以是一个使用N-漏极区制成的横向LDMOS。LDMOS的源极在N-漏极区中绝缘，或者直接位于P-型衬底中。

[0004] 电平位移器18和高压电路区14通过金属13电连接。金属13连接电平位移器18的漏极，穿过结型绝缘物16，连接到高压电路区14中的高压电路。由于金属13连接到高压（例如600V），可以使硅中的高电场位于金属13下方，导致骤回和击穿下降。还可选择，电平位移器件（LDMOS）可以合并到高压电路区中，以避免金属交叉造成的击穿下降。然而，LDMOS漏极和高压电路区之间的漏电流造成了一个问题。高压栅极驱动器集成电路10还采用形成在P-型衬底17和N-型外延层20之间的N-型掩埋层结构19。N-型掩埋层19（NBL）形成在P-型衬底17和N-型外延层20之间。N-型掩埋层19（NBL）形成在高压电路区14和低压电路区12中，以降低寄生PNP传导，防止闩锁。在高压栅极驱动器集成电路的制备中，掩埋层需要额外的处理步骤，从而增加了制造成本。

[0005] 图2A表示利用P-外延制成的传统的高压栅极驱动器集成电路的剖面图，P-外延在高端槽和衬底传感器之间的间距较小。图2B表示传统的高压栅极驱动器集成电路的剖面图，邻近的低压N槽靠近高压N槽。然而，耗尽（如图2A和2B中的虚线所示）位于高压互连下方，致使硅中的高电场在互连下方。而且，耗尽弯曲并延伸到p-阱区下方，使PNP在图2B所示的情况下穿通。在如图2A所示的情况下，耗尽曲率导致高电场，引起骤回。

[0006] 正是在这一前提下，提出了本发明的技术方案。

发明内容

[0007] 本发明的目标旨在改善现有技术中的一个或多个问题，因此提出以下有效的可选方案。

[0008] 本发明提供一种集成电路，包括：一个第一导电类型半导体的衬底；一个第一导电类型半导体的轻掺杂半导体层，设置在衬底上方；一个驱动电路，包括一个第二导电类型半导体的第一掺杂区，设置在半导体层中；一个导电互连结构，形成在半导体层上方，并且一端电连接到驱动电路；至少一个保护结构，形成在半导体层中以及互连结构下方，其中所述的至少一个保护结构电浮动；以及一个第一导电类型半导体的阱区，形成在半导体层顶部以及互连结构下方，其中所述的阱区设置在驱动电路和所述的至少一个保护结构之间，且该阱区的掺杂浓度高于半导体层。

[0009] 其中，所述的至少一个保护结构包括一个第二导电类型半导体的区域，形成在第一导电类型半导体的半导体层中。

[0010] 其中，所述的至少一个保护结构包括一个用导电材料填充的沟槽，该沟槽与第一导电类型半导体的半导体层电绝缘。

[0011] 其中，所述的至少一个保护结构包括一个用绝缘材料填充的沟槽。

[0012] 其中，还包括一个绝缘层，形成在互连结构和第一导电类型半导体的半导体层之间。

[0013] 其中，所述的驱动电路还包括一个在第一掺杂区中的第二导电类型半导体的第二阱区，以及一个在第二阱区中的第二导电类型半导体的第二掺杂区。

[0014] 其中，所述的第一导电类型半导体为P-型半导体，第二导电类型半导体为N-型半导体。

[0015] 其中，所述的第一导电类型半导体为N-型半导体，第二导电类型半导体为P-型半导体。

[0016] 其中，所述的互连结构处于120伏至1200伏范围内的高压下。

[0017] 其中，所述的互连结构的第二端电连接到电平位移器的漏极区。

[0018] 其中，所述的至少一个保护结构的掺杂浓度范围为5×1015个原子/cm3至1×1016个原子/cm3。

[0019] 本发明还提供一种集成电路，包括：一个第一导电类型半导体的衬底；一个第一导电类型半导体的轻掺杂半导体层，设置在衬底上方；一个驱动电路，包括一个第二导电类型半导体的第一掺杂区，设置在半导体层中；一个电平位移器，包括一个设置在半导体层中的第二导电类型半导体的第二掺杂区，以及一个在第二掺杂区中的漏极区，其中电平位移器的漏极区通过导电互连结构，电连接到驱动电路；一个端接结构，其中端接结构包围着驱动电路和电平位移器，因此驱动电路和电平位移器位于同一个端接结构内；以及至少一个保护结构形成在半导体层中，位于驱动电路和电平位移器之间，以及互连结构下方，其中所述的至少一个保护结构是电浮动。

[0020] 其中，所述的至少一个保护结构包括一个第一导电类型半导体的区域，形成在第一导电类型半导体的半导体层中。

[0021] 其中，所述的至少一个保护结构包括一个用导电材料填充的沟槽，该沟槽与第一导电类型半导体的半导体层电绝缘。

[0022] 其中，所述的至少一个保护结构包括一个用绝缘材料填充的沟槽。

[0023] 其中，还包括一个绝缘层，形成在互连结构和第一导电类型半导体的半导体层之间。

[0024] 其中，所述的驱动电路还包括一个在第一掺杂区中的第二导电类型半导体的阱区，以及一个在第二阱区中第二导电类型半导体的第三掺杂区。

[0025] 其中，所述的互连结构处于120伏至1200伏范围内的高压下。

[0026] 其中，所述的至少一个保护结构的掺杂浓度范围为1×1016个原子/cm3至5×1016个3
原子/cm。

[0027] 其中，所述的驱动电路和电平位移器的漏极区设置在高压电路区中，并且通过一个绝缘结构，使高压电路区与低压电路区分开。

[0028] 阅读以下说明并参照附图之后，本发明的其他目标和优势将更加显而易见，说明及附图并不用于局限本发明的范围。

附图说明

[0029] 图1A表示一种传统的高压栅极驱动器集成电路的俯视图；图1B表示图1A所示的传统高压栅极驱动器集成电路的剖面图；

[0030] 图2A和2B表示利用P-外延工艺制备的传统的高压栅极驱动器集成电路的剖面图；

[0031] 图3表示依据本发明的一个实施例，高压集成电路的俯视图；

[0032] 图4表示依据本发明的一个实施例，高压集成电路的剖面图；

[0033] 图5A-5B表示依据本发明，一种保护结构的剖面图；

[0034] 图6表示依据本发明的一个实施例，高压集成电路的俯视图；

[0035] 图7表示依据本发明的一个实施例，高压集成电路的剖面图。

具体实施方式

[0036] 以下结合附图，通过详细说明较佳的具体实施例，对本发明做进一步阐述。

[0037] 尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的技术人员应明确以下细节的各种变化和修正都属于本发明的范围。因此，提出以下本发明的典型实施例，并没有使所声明的方面损失任何普遍性，也没有提出任何局限。

[0038] 在以下详细说明中，参照附图，表示本发明可以实施的典型实施例。就这一点而言，根据图中所示方向，使用“顶部”、“底部”、“正面”、“背面”、“向前”、“向后”等方向术语。由于本发明实施例的零部件，可以位于各种不同方向上，因此所用的方向术语仅用于解释说明，不用于局限。应明确，无需偏离本发明的范围，就能实现其他实施例，做出结构或逻辑上的变化。因此，以下详细说明不用于局限，本发明的范围应由所附的权利要求书限定。

[0039] 另外，本文中的浓度、数量以及其他数据都在范围格式中表示。要理解的是，此范围格式的目的仅仅为了方便简洁，应灵活理解为不仅包括明确列出的范围极限值，而且还包括所有的独立数值或范围内所包含的子范围，也就是说每个数值和子范围都明确列出。例如，1nm左右至200nm左右的厚度范围，应认为不仅包括1nm左右和200nm左右明确列出的极限值，还包括单独的数值，包括但不限于2nm、3nm、4nm以及子范围，例如10nm至50nm、20nm至100nm等都在所指的范围内。

[0040] 在下文中，第一导电类型通常为P，第二导电类型通常为N。然而，要注意的是利用相同的工艺，相反的导电类型，可以制备出类似的器件。

[0041] 依据本发明的一个实施例，集成电路包括一个第一导电类型半导体的衬底，一个第一导电类型半导体的轻掺杂半导体层，设置在衬底上方，一个驱动电路，一个导电互连结构形成在半导体层上方，并且一端电连接到驱动电路上，至少一个保护结构，形成在半导体层中和互连结构下方，以及一个第一导电类型半导体的阱区，形成在半导体层顶部，在驱动电路和至少一个保护结构之间以及互连结构下方。保护结构为电浮动。

[0042] 依据本发明的另一个实施例，集成电路包括一个第一导电类型半导体的衬底，一个第一导电类型半导体的轻掺杂半导体层设置在衬底上方，一个驱动电路，以及一个含有漏极区的电平位移器。电平位移器的漏极区通过一个导电互连结构，电连接到驱动电路。该集成电路还包括至少一个保护结构，形成在驱动电路和电平位移器之间以及互连结构下方的半导体层中。保护结构为电浮动。

[0043] 图3表示依据本发明的一个实施例，一种高集成电路的俯视图。高压集成电路30包括一个高压电路区31和一个低压电路区32。结型端接区33设置在高压区31和低压区32之间，使高压电路区与低压电路区电绝缘。驱动电路34位于高压电路区31中。驱动电路34包括在一定范围内到驱动功率晶体管的环路（例如MOSFET或IGBT），例如从3.3伏至30伏左右。在一个实施例中，电平位移器35位于低压 电路区32中。在一些实际设备中，电平位移器可以位于结型端接区33中，结型端接区33也可以作为电平位移器35的漏极区。电平位移器35将信号从低压电路区32，电平位移至驱动电路34。在一个示例中，电平位移器35为横向扩散的金属氧化物半导体（LDMOS）晶体管器件。在本领域中，众所周知，带有低表面场的LDMOS晶体管器件的击穿电压高于600伏。结型端接区33包括两个高压阱区37和一个在中间的保护结构36，如图3所示。互连结构38的一端电耦合到驱动电路34上，另一端电耦合到电平位移器35。

[0044] 图4表示依据本发明的一个实施例，图3的部分剖面图。集成电路400包括一个第一导电类型半导体的衬底410（例如P衬底）。衬底400可以掺杂P-型掺杂物（例如硼）。在另一个实施例，衬底可以掺杂N-型掺杂物，例如磷或砷。第一导电类型的外延层420（例如P型外延层）形成在P-型衬底410上方。在一个示例中，外延层420可以通过本领域众所周知的外延生长工艺制备。外延层420为轻掺杂，掺杂浓度范围为1×1014个原子/cm3至1×1015个原子/3
cm。外延层420的厚度范围为10至25微米左右。

[0045] 驱动电路430形成在外延层420中。确切地说，驱动电路430包括一个第二导电类型的深阱区432（例如N深势阱），形成在外延层420中。在一个示例中，深阱区432通过本领域中众所周知的离子注入工艺制成。作为示例，深阱区432的掺杂浓度范围为1×1015个原子/cm316 3
至5×10 个原子/cm。深阱区432垂直延伸，触及衬底410。第二导电类型的高压掺杂阱区
434（例如高压N阱）形成在深阱区432中。在一个示例中，高压掺杂阱区434通过本领域中众所周知的离子注入工艺制成。作为示例，高压掺杂阱区434的掺杂浓度范围为2×1015个原子/cm3至2×1016个原子/cm3。另外，第二导电类型的重掺杂区436（例如N+区）形成在高压掺杂阱区434中。重掺杂区436可以通过本领域中众所周知的离子注入工艺制成。作为示例，重掺杂区436的掺杂浓度范围为1×1018个原子/cm3至5×1020个原子/cm3。

[0046] 驱动电路430通过互连结构470，电连接到电平位移器（图中没有表示出），例如LDMOS晶体管器件。确切地说，互连结构470的一端电耦合到驱动电路430，另一端电耦合到LDMOS晶体管的漏极区。作为示例，互连结构470形成在由电介质材料制成的绝缘层460上方。互连结构470由导电材料制成。例如，互连结构470可以是铝互连线、铜互连线，包括铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的合成。互连结构可以通过工艺制备，包括物理气相设置（PVD）、化学气相设置（CVD）、溅射、电镀或它们的组合。互连结构通常处于120伏至1200伏的高压。

[0047] 高压结型端接区（例如图3所示的结型端接区33）包括至少一个第一导电类型的高压掺杂阱450（例如高压P阱）以及至少一个保护结构440。如图4所示，两个高压掺杂阱450形成在外延层420的顶部。高压掺杂阱450的至少一部分位于互连结构470的下方。在第三维度上，两个高压掺杂阱450相互连接。在一个示例中，高压掺杂阱区450通过本领域中众所周知的离子注入工艺制成。高压掺杂阱区450与衬底410具有相同的掺杂极性。作为示例，高压掺16 3 16 3
杂区450的掺杂浓度范围为1×10 个原子/cm至5×10 个原子/cm。每个高压掺杂阱450的
宽度约为10μm。靠近驱动电路430的高压掺杂阱450距离驱动电路430之间的距离约为50μm。

[0048] 保护结构440形成在外延层420中以及两个高压掺杂阱区450之间。至少一部分保护结构440位于互连结构470下方。在一个实施例中，保护结构440可以是一个第二导电类型的深阱区（例如N阱）。由于保护结构是在P-型衬底中的N-型阱，因此是电浮动。保护结构440可以通过本领域中众所周知的离子注入工艺制成，掺杂浓度范围为5×1015个原子/cm3至1×1016个原子/cm3。保护结构440为较重掺杂，故电阻率较低。另外，保护结构440垂直延伸到衬底410，深度范围约为10至25微米左右。保护结构44 0的宽度约为25μm。

[0049] 还可选择，如图5A所示，保护结构440可以是一个用绝缘材料442（例如氧化物）填充的沟槽。在如图5B所示的另一个示例中，保护结构440可以是一个用导电材料444（例如多晶硅）填充的沟槽。用于场成型的导电材料444可以偏置或浮动。图5B所示沟槽内衬氧化物等绝缘材料446，从而使保护结构440与外延层420绝缘。图5A和5B所示沟槽可选择用N-型掺杂材料445（用虚线表示）包围。图5A或5B所示的实施例中的保护结构440由于与外延层420绝缘，因此也是电浮动。

[0050] 与图2A相比，图4中虚线所示的耗尽并不弯曲，而是围绕在保护结构440周围，从而降低了电场。因此，不会发生快速复位，通过本发明的实施例，击穿电压得到了提高。我们希望，保护结构440的深度很深，致使场分布更加平滑，击穿电压略有降低。在一个实施例中，一个以上的保护结构440设置在两个高压掺杂阱450之间，用于整个互连结构470上的较高电压。还可选择，高压掺杂阱450设置在两个保护结构440之间，或者可以有多个交替的掺杂阱450 和保护结构440 。

[0051] 图6表示依据一个实施例，高压集成电路的俯视图，在该实施例中，电平位移器位于高压电路区中，电平位移器和驱动电路之间的电压差低于100伏（例如50伏）。高压集成电路600包括一个驱动电路610和一个在高压电路区中的电平位移器620。驱动电路610包括一个第一导电类型612的顶区、一个在HVNW区中的接触区614以及一个HVPW区（图中没有表示出）。电平位移器620包括一个第一导电类型的顶区622和一个在DNW区中的漏极区624。浮动保护结构640设置在驱动电路610的接触区和电平位移器620的漏极区之间。每个顶区612和622都呈类似“C”形，对称地设置在浮动保护结构640周围。

[0052] 驱动电路610和电平位移器620与低压电路区电绝缘，并被公共的端接结构630（例如结型端接结构）包围。在一个实施例中，端接结构630包括一个或多个沟槽的环，沟槽内衬绝缘材料，并用多晶硅等导电材料填充。例如，端接结构630包括一个栅极多晶硅环、第一和第二金属场板。如图6所示，多晶硅和金属的环都包围着驱动电路610和电平位移器620。在该实施例中，LDMOS电平位移器用作驱动电路的端接（HS 槽），从而轻松地将LDMOS与HS槽和低压电路合并。在一个可选实施例中，端接结构630具有沟槽的环，沟槽内衬掺杂注入物或多晶硅。

[0053] 图7表示依据本发明的一个实施例，高压集成电路沿A-A线的剖面图。集成电路700包括一个第一导电类型半导体的衬底710（例如P-型衬底）。一个第一导电类型的外延层720（例如P-型外延层）形成在P-型衬底710上方。外延层720为轻掺杂。在一个示例中，外延层720可以通过本领域中众所周知的外延生长工艺制成。外延层720为轻掺杂，掺杂浓度范围为1×1014个原子/cm3至1×1015个原子/cm3。

[0054] 驱动电路形成在外延层720中。如上所述，驱动电路与图4所示的驱动电路430连接在一起，驱动电路包括一个第二导电类型的深阱区732（例如N深阱）、一个高压N掺杂阱区734和一个重掺杂N区736。另外，驱动电路包括一个在深阱区732中的第一导电类型的顶区
738、一个在高压P掺杂阱区737中的重掺杂P区739。这些区域的详情不再赘述。

[0055] 电平位移器（例如LDMOS晶体管器件）包括一个第二导电类型的深阱区740（例如N深阱），形成在半导体层720中。深阱区740可以通过本领域中众所周知的离子注入工艺制成。在一个示例中，深阱区740的掺杂浓度范围为1×1015个原子/cm3至5×1016个原子/cm3。深阱区740垂直延伸到P衬底710，深度范围为12μm至15μm左右，典型深度为13μm。电平位移器还包括一个第一导电类型的顶区742（例如P顶区）和一个第二导电类型的漏极区744，形成在深阱区740的顶部。在一个示例中，顶区742和漏极区744可以通过本领域中众所周知的离子注入工艺制成。作为示例，顶区742的剂量为5×1011个原子/cm2至1×1013个原子/cm2。
顶区742垂直延伸到1.4μm至1.9μm的深处，典型深度为1.65μm。作为示例，漏极区744的掺杂浓度范围为1×1018个原子/cm3至5×1020个原子/cm3。漏极区744垂直延伸到0.2μm至0.3μm的深处，典型深度为0.25μm。

[0056] 互连结构770的一端电耦合到驱动电路730上，另一端电耦合到电平位移器的漏极端744。互连结构770由导电材料制成。互连结构的电压范围为0伏至1250伏。互连结构770形成在绝缘层760上方，作为示例，绝缘层760可以由电介质材料制成。如图7所示，栅极多晶硅层791、第一金属层792和内衬绝缘材料的第二金属层793（例如绝缘层760和762）设置在高压电路区的顶面上，作为公共端接结构的一部分，使驱动电路和电平位移器与低压电路区分开。

[0057] 在驱动电路730和电平位移器之间，浮动保护结构750形成在外延层720中。作为示例，保护结构750与驱动电路730之间的距离约为10μm，与电平位移器之间的距离相等。至少一部分保护结构750在互连结构770下方。

[0058] 在一个实施例中，保护结构750可以是一个第一导电类型的阱区（例如P阱）。保护结构750可以通过本领域中众所周知的离子注入工艺制成，例如，掺杂浓度范围可以在1×1016个原子/cm3至5×1016个原子/cm3之间。保护结构750垂直延伸到3.5μm至4.5μm的深处，典型深度为4μm。可以改变保护结构750的宽度，实现从部分耗尽到完全耗尽。在一个示例中，保护结构750的宽度约为2.5μm。另外，虽然在第三维度上，保护结构750接地，但是它却在驱动电路730和电平外延区的漏极区744之间电浮动。

[0059] 还可选择，如图5A所示，保护结构750可以是一个用氧化物等绝缘材料填充的沟槽。在如图5B所示的另一个示例中，保护结构750可以是一个用多晶硅等导电材料444填充的沟槽。图5B所示的沟槽内衬氧化物等绝缘材料446，从而使保护结构750与外延层720绝缘。图5A和5B所示的沟槽可以选择被N-型掺杂材料445包围（如图5A-5B中的虚线所示）。

[0060] 电平位移器还包括一个第一导电类型的高压掺杂阱746（例如高压P阱）。高压掺杂阱746可以通过本领域中众所周知的离子注入工艺制成。高压掺杂阱746垂直延伸到3.5μm至4.5μm的深处，典型深度约为4μm。在高压掺杂阱746中，具有第一导电类型的重掺杂阱747和第二导电类型的重掺杂阱748，构成电平位移器的源极区。这两个重掺杂阱747、748可以通过本领域中众所周知的离子注入工艺制成，并且都垂直延伸到0.2μm至0.3μm的深处，典型深度为0.25μm。

[0061] 与图2B相比，图7所示虚线中的耗尽并没有完全，实际上围绕在保护结构周围。由于保护结构750没有完全耗尽，而是浮动，因此保护结构750防止泄露。因此，调节该表面掺杂，使场阈值足够或充分高，不会形成金属交叉造成的表面反转。在一个实施例中，一个以上的保护结构750设置在驱动电路730和电平位移器之间。

[0062] 尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。本方法中所述步骤的顺序并不用于局限进行相关步骤的特定顺序的要求。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非在指定的权利要求中用“意思是”特别指出，否则所附的权利要求书应认为是包括意义及功能的限制。