移位寄存器单元及其控制方法、栅极驱动电路、显示装置

摘要

本发明实施例提供一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置，涉及显示技术领域，能够解决由于驱动电路尺寸的增大，通过绑定工艺难以实现显示器窄边框化的问题。所述移位寄存器单元包括信号输入模块、下拉模块、上拉模块、第一上拉控制模块以及第二上拉控制模块。信号输入模块分别连接信号输入端、第一时钟信号端以及控制节点；下拉模块分别连接控制节点、第一电压端以及信号输出端；第一上拉控制模块分别连接控制节点、上拉模块以及第二电压端；第二上拉控制模块分别连接控制节点、上拉模块、第一时钟信号端、第一电压端以及第二时钟信号端；上拉模块还连接信号输出端以及第二电压端。

权利要求

1.一种移位寄存器单元，其特征在于，包括信号输入模块、下拉模块、上拉模块、第一上拉控制模块以及第二上拉控制模块；

所述信号输入模块分别连接信号输入端、第一时钟信号端以及控制节点，用于在第一时钟信号端的控制下开启，并将所述信号输入端的信号输出至所述控制节点；

所述下拉模块分别连接所述控制节点、第一电压端以及信号输出端，用于在所述控制节点的控制下，将所述第一电压端的信号输出至所述信号输出端，并将所述信号输入端的信号进行存储；在所述信号输入模块关闭的状态下，将存储的信号输出至所述控制节点；

所述第一上拉控制模块分别连接所述控制节点、所述上拉模块以及第二电压端，用于在所述控制节点的控制下，将所述第二电压端的信号输出至所述上拉模块；

所述第二上拉控制模块分别连接所述控制节点、所述上拉模块、所述第一时钟信号端、所述第一电压端以及第二时钟信号端，用于在所述控制节点或所述第一时钟信号端的控制下，将所述第一时钟信号端或所述第一电压端的信号进行存储，并在所述控制节点、所述第一时钟信号端以及所述第二时钟信号端的控制下，将所述第一电压端的信号输出至所述上拉模块；

所述上拉模块还连接信号输出端以及所述第二电压端，用于在所述第一上拉控制模块控制下处于关闭状态，或在所述第二上拉控制模块的控制下，将所述第二电压端的信号输出至所述信号输出端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述信号输入模块包括：第一晶体管，其栅极连接所述第一时钟信号端，第一极连接所述信号输入端，第二极与所述控制节点相连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括：第二晶体管和第一电容；

所述第二晶体管的栅极连接所述控制节点，第一极连接所述信号输出端，第二极连接所述第一电压端；

所述第一电容的一端连接所述第二晶体管的栅极，第二端与所述第二晶体管的第一极相连接。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉控制模块包括：第三晶体管，其栅极连接所述控制节点，第一极连接所述上拉模块，第二极与所述第二电压端相连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括：第四晶体管，其栅极连接所述第一上拉控制模块以及所述第二上拉控制模块，第一极连接所述第二电压端，第二极与所述信号输出端相连接。

6.根据权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述第二上拉控制模块包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管以及第二电容、第三电容；

所述第五晶体管的栅极连接所述控制节点，第一极连接所述第一时钟信号端、第二极与所述第六晶体管的第一极相连接；

所述第六晶体管的栅极连接所述第一时钟信号端，第二极与所述第一电压端相连接；

所述第七晶体管的栅极连接所述第二时钟信号端，第一极连接所述上拉模块，第二极连接所述第八晶体管的第一极；

所述第八晶体管的栅极连接所述第六晶体管的第一极，第二极与第一电压端相连接；

所述第二电容的一端连接所述第二时钟信号端，另一端与所述第七晶体管的第一极相连接；

所述第三电容的一端连接所述第六晶体管的第一极，另一端与所述第七晶体管的栅极相连接。

7.一种栅极驱动电路，包括至少两级如权利要求1-6任一项所述的移位寄存器单元；

第一级移位寄存器单元的信号输入端与触发信号端相连接；

除所述第一级移位寄存器单元以外，其余每个移位寄存器单元的信号输入端与其相邻的上一级移位寄存器单元的信号输出端相连接。

8.一种显示装置，其特征在于，包括如权利要求7所述的栅极驱动电路。

9.一种用于驱动如权利要求1-6任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：第一阶段，信号输入模块开启，将信号输入端的信号输出至控制节点；

在所述控制节点的控制下，所述下拉模块将所述第一电压端的信号输出至信号输出端，并将信号输入端的信号进行存储；

在所述控制节点的控制下，所述第一上拉控制模块将第二电压端的信号输出至上拉模块，所述上拉模块关闭；

在所述控制节点以及第一时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号进行存储，并在第二时钟信号端的控制下，所述第二上拉控制模块无开启信号输出；

第二阶段，所述信号输入模块关闭，所述下拉模块将所述第一电压端的信号输出至信号输出端，并将在所述第一阶段存储的信号输出至所述控制节点；

在所述控制节点的控制下，所述第一上拉控制模块将所述第二电压端的信号输出至上拉模块，所述上拉模块关闭；

在所述控制节点的控制下，所述第二上拉控制模块将第一时钟信号端的信号进行存储，并在第一时钟信号端的控制下，第二上拉控制模块的输出端无开启信号输出；

第三阶段，信号输入模块开启，将信号输入端的信号输出至控制节点；

在所述控制节点的控制下，所述下拉模块的输出端关闭，所述下拉模块将所述信号输入端的信号进行存储；

在所述控制节点的控制下，所述第一上拉控制模块处于关闭状态；

在所述控制节点以及第一时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号进行存储，并在第二时钟信号端的控制下，第二上拉控制模块的输出端无开启信号输出；

所述上拉模块处于关闭状态；

第四阶段，所述信号输入模块关闭，所述下拉模块将在所述第三阶段存储的信号输出至所述控制节点；所述下拉模块向所述信号输出端无信号输出；

在所述控制节点的控制下，所述第一上拉控制模块处于关闭状态；

在所述控制节点、所述第一时钟信号端和所述第二时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号输出至所述上拉模块，所述上拉模块将所述第二电压端的信号输出至所述信号输出端，所述第二上拉模块将所述第二时钟信号端的信号进行存储；

第五阶段，所述信号输入模块开启，将所述信号输入端的信号输出至所述控制节点；

在所述控制节点的控制下，所述下拉模块无信号输出，所述下拉模块将所述信号输入端的信号进行存储；

在所述控制节点的控制下，所述第一上拉控制模块处于关闭状态；

在所述控制节点以及所述第一时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号进行存储，并在所述第二时钟信号端的控制下，所述第二上拉控制模块的输出端无开启信号输出；

所述上拉模块保持开启状态，将所述第二电压端的信号输出至所述信号输出端；

第六阶段，所述信号输入模块关闭，所述下拉模块将在所述第五阶段存储的信号输出至所述控制节点；所述下拉模块向所述信号输出端无信号输出；

在所述控制节点的控制下，所述第一上拉控制模块处于关闭状态；

在所述控制节点、所述第一时钟信号端和所述第二时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号输出至所述上拉模块，所述上拉模块将所述第二电压端的信号输出至所述信号输出端；

第七阶段，信号输入模块开启，将信号输入端的信号输出至控制节点；

在所述控制节点的控制下，所述下拉模块将所述第一电压端的信号输出至信号输出端，并将信号输入端的信号进行存储；

在所述控制节点的控制下，所述第一上拉控制模块将第二电压端的信号输出至上拉模块，所述上拉模块处于关闭状态；

在所述控制节点以及第一时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号进行存储，并在第二时钟信号端的控制下，所述第二上拉控制模块的输出端无开启信号输出；

第八阶段，所述信号输入模块关闭，所述下拉模块将在所述第七阶段存储的信号输出至所述控制节点；所述下拉模块将所述第一电压端的信号输出至信号输出端；

在所述控制节点的控制下，所述第一上拉控制模块将第二电压端的信号输出至上拉模块，所述上拉模块处于关闭状态；

在所述控制节点、所述第一时钟信号端和所述第二时钟信号端的控制下，所述第二上拉控制模块的输出端无开启信号输出。

说明书

移位寄存器单元及其控制方法、栅极驱动电路、显示装置

技术领域

[0001] 本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置。

背景技术

[0002] OLED(Organic Light Emitting Diode，有机发光二极管)器件的发光原理是通过向电致发光层两侧的阳极和阴极施加一定的电场，在电场的驱动下，电子和空穴分别从阴极和阳极通过电子传输层和空穴传输层迁移到发光层，并在发光层中相遇，从而形成激子并使发光分子激发，后者经过辐射弛豫而发出可见光。与传统的LCD(Liquid Crystal Display，液晶显示器)相比，OLED显示器因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点而越来越多地被应用于高性能显示领域当中。

[0003] 当上述显示器进行显示时，可以通过栅线依次从上到下(或从下到上)对每一行像素输入一定宽度的方波进行选通，再通过数据线，对与上述选通的栅线相连接的像素输入用于显示的数据信号。

[0004] 现有技术中，为了在实现栅线选通的同时降低生产成本，可以采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在LCD显示面板的阵列基板上，以对阵列基板上的栅线进行选通。

[0005] 然而，由于OLED器件是一种电流型发光器件，因此在OLED显示器在显示时，其像素电路中与被选通的栅线相连接的TFT(Thin Film Transistor，薄膜场效应晶体管)，需要长时间保持开启的状态，从而使得数据线输入的信号能够被写入像素电路的驱动晶体管，并在驱动晶体管的驱动下，使得OLED器件发光。相对于OLED显示器而言，LCD显示器的背光模组可以一直提供用于显示的背光源，因此LCD显示器的阵列基板上的栅线并不需要长时间保持选通状态。所以，集成于LCD显示面板上的GOA电路不能直接应用于OLED显示器中。

发明内容

[0006] 本发明的实施例提供一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置，能够通过集成于电流型显示面板上的GOA电路，可以控制信号输入端的信号的脉宽，已到达控制信号输出端输出信号脉宽的目的，从而能够控制被选通栅线开启的时间。

[0007] 为达到上述目的，本发明的实施例采用如下技术方案：

[0008] 本发明实施例的一方面，提供一种移位寄存器单元，包括信号输入模块、下拉模块、上拉模块、第一上拉控制模块以及第二上拉控制模块；

[0009] 所述信号输入模块分别连接信号输入端、第一时钟信号端以及控制节点，用于在第一时钟信号端的控制下开启，并将所述信号输入端的信号输出至所述控制节点；

[0010] 所述下拉模块分别连接所述控制节点、第一电压端以及信号输出端，用于在所述控制节点的控制下，将所述第一电压端的信号输出至所述信号输出端，并将所述信号输入端的信号进行存储；在所述信号输入模块关闭的状态下，将存储的信号输出至所述控制节点；

[0011] 所述第一上拉控制模块分别连接所述控制节点、所述上拉模块以及第二电压端，用于在所述控制节点的控制下，将所述第二电压端的信号输出至所述上拉模块；

[0012] 所述第二上拉控制模块分别连接所述控制节点、所述上拉模块、所述第一时钟信号端、所述第一电压端以及第二时钟信号端，用于在所述控制节点或所述第一时钟信号端的控制下，将所述第一时钟信号端或所述第一电压端的信号进行存储，并在所述控制节点、所述第一时钟信号端以及所述第二时钟信号端的控制下，将所述第一电压端的信号输出至所述上拉模块；

[0013] 所述上拉模块还连接信号输出端以及所述第二电压端，用于在所述第一上拉控制模块控制下处于关闭状态，或在所述第二上拉控制模块的控制下，将所述第二电压端的信号输出至所述信号输出端。

[0014] 本发明实施例的另一方面，提供一种栅极驱动电路，包括至少两级如上所述的任意一种移位寄存器单元；

[0015] 第一级移位寄存器单元的信号输入端与触发信号端相连接；

[0016] 除所述第一级移位寄存器单元以外，其余每个移位寄存器单元的信号输入端与其相邻的上一级移位寄存器单元的信号输出端相连接。

[0017] 本发明实施例的又一方面，提供一种显示装置，包括如上所述的任意一种栅极驱动电路。

[0018] 本发明实施例的又一方面，提供一种用于驱动上述任意一种移位寄存器单元的驱动方法，包括：

[0019] 第一阶段，信号输入模块开启，将信号输入端的信号输出至控制节点；

[0020] 在所述控制节点的控制下，所述下拉模块将所述第一电压端的信号输出至信号输出端，并将信号输入端的信号进行存储；

[0021] 在所述控制节点的控制下，所述第一上拉控制模块将第二电压端的信号输出至上拉模块，所述上拉模块关闭；

[0022] 在所述控制节点以及第一时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号进行存储，并在第二时钟信号端的控制下，所述第二上拉控制模块无开启信号输出；

[0023] 第二阶段，所述信号输入模块关闭，所述下拉模块将所述第一电压端的信号输出至信号输出端，并将在所述第一阶段存储的信号输出至所述控制节点；

[0024] 在所述控制节点的控制下，所述第一上拉控制模块将所述第二电压端的信号输出至上拉模块，所述上拉模块关闭；

[0025] 在所述控制节点的控制下，所述第二上拉控制模块将第一时钟信号端的信号进行存储，并在第一时钟信号端的控制下，第二上拉控制模块的输出端无开启信号输出；

[0026] 第三阶段，信号输入模块开启，将信号输入端的信号输出至控制节点；

[0027] 在所述控制节点的控制下，所述下拉模块的输出端关闭，所述下拉模块将所述信号输入端的信号进行存储；

[0028] 在所述控制节点的控制下，所述第一上拉控制模块处于关闭状态；

[0029] 在所述控制节点以及第一时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号进行存储，并在第二时钟信号端的控制下，第二上拉控制模块的输出端无开启信号输出；

[0030] 所述上拉模块处于关闭状态；

[0031] 第四阶段，所述信号输入模块关闭，所述下拉模块将在所述第三阶段存储的信号输出至所述控制节点；所述下拉模块向所述信号输出端无信号输出；

[0032] 在所述控制节点的控制下，所述第一上拉控制模块处于关闭状态；

[0033] 在所述控制节点、所述第一时钟信号端和所述第二时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号输出至所述上拉模块，所述上拉模块将所述第二电压端的信号输出至所述信号输出端，所述第二上拉模块将所述第二时钟信号端的信号进行存储；

[0034] 第五阶段，所述信号输入模块开启，将所述信号输入端的信号输出至所述控制节点；

[0035] 在所述控制节点的控制下，所述下拉模块无信号输出，所述下拉模块将所述信号输入端的信号进行存储；

[0036] 在所述控制节点的控制下，所述第一上拉控制模块处于关闭状态；

[0037] 在所述控制节点以及所述第一时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号进行存储，并在所述第二时钟信号端的控制下，所述第二上拉控制模块的输出端无开启信号输出；

[0038] 所述上拉模块保持开启状态，将所述第二电压端的信号输出至所述信号输出端；

[0039] 第六阶段，所述信号输入模块关闭，所述下拉模块将在所述第五阶段存储的信号输出至所述控制节点；所述下拉模块向所述信号输出端无信号输出；

[0040] 在所述控制节点的控制下，所述第一上拉控制模块处于关闭状态；

[0041] 在所述控制节点、所述第一时钟信号端和所述第二时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号输出至所述上拉模块，所述上拉模块将所述第二电压端的信号输出至所述信号输出端；

[0042] 第七阶段，信号输入模块开启，将信号输入端的信号输出至控制节点；

[0043] 在所述控制节点的控制下，所述下拉模块将所述第一电压端的信号输出至信号输出端，并将信号输入端的信号进行存储；

[0044] 在所述控制节点的控制下，所述第一上拉控制模块将第二电压端的信号输出至上拉模块，所述上拉模块处于关闭状态；

[0045] 在所述控制节点以及第一时钟信号端的控制下，所述第二上拉控制模块将所述第一电压端的信号进行存储，并在第二时钟信号端的控制下，所述第二上拉控制模块的输出端无开启信号输出；

[0046] 第八阶段，所述信号输入模块关闭，所述下拉模块将在所述第七阶段存储的信号输出至所述控制节点；所述下拉模块将所述第一电压端的信号输出至信号输出端；

[0047] 在所述控制节点的控制下，所述第一上拉控制模块将第二电压端的信号输出至上拉模块，所述上拉模块处于关闭状态；

[0048] 在所述控制节点、所述第一时钟信号端和所述第二时钟信号端的控制下，所述第二上拉控制模块的输出端无开启信号输出。

[0049] 本发明实施例提供一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置。其中，移位寄存器单元包括信号输入模块、下拉模块、上拉模块、第一上拉控制模块以及第二上拉控制模块。信号输入模块分别连接信号输入端、第一时钟信号端以及控制节点，用于在第一时钟信号端的控制下开启，并将信号输入端的信号输出至控制节点；下拉模块分别连接控制节点、第一电压端以及信号输出端，用于在控制节点的控制下，将第一电压端的信号输出至信号输出端，并将信号输入端的信号进行存储；在信号输入模块关闭的状态下，将存储的信号输出至所述控制节点；第一上拉控制模块分别连接控制节点、上拉模块以及第二电压端，用于在控制节点的控制下，将第二电压端的信号输出至上拉模块；第二上拉控制模块分别连接控制节点、上拉模块、第一时钟信号端、第一电压端以及第二时钟信号端，用于在控制节点或第一时钟信号端的控制下，将第一时钟信号端或第一电压端的信号进行存储，并在控制节点、第一时钟信号端以及第二时钟信号端的控制下，将第一电压端的信号输出至上拉模块；上拉模块还连接信号输出端以及第二电压端，用于在第一上拉控制模块控制下处于关闭状态，或在第二上拉控制模块的控制下，将第二电压端的信号输出至信号输出端。

[0050] 这样一来，在移位寄存器单元的输出阶段，该移位寄存器单元可以在第一时钟信号端和第二时钟信号端以及控制节点的控制下，通过第二上拉控制模块将上拉模块开启，从而将第二电压端的信号输出至信号输出端。并且，通过控制信号输入端的信号的脉宽，可以控制信号输出端输出信号的脉宽，从而能够控制被选通栅线开启的时间，使得OLED显示器显示时，其像素电路中与被选通的栅线相连接的TFT长时间保持开启的状态，以实现自发光显示。此外，在移位寄存器单元的非输出阶段，一方面、在控制节点的控制下，可以开启第一上拉控制模块，以使得第二电压端输入的信号将上拉模块关闭，避免上拉模块将第二电压端的信号输出至信号输出端；另一方面、能够通过信号输入模块将信号输入端的信号传输至控制节点，并在控制节点的控制下，将下拉模块开启，从而使得第一电压端输入的电压传输至信号输出端，从而对信号输出端进行下拉，避免在移位寄存器单元的非输出阶段，将与该移位寄存器单元相连接的栅线选通。

附图说明

[0051] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0052] 图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

[0053] 图2为图1所示的移位寄存器单元的具体结构示意图；

[0054] 图3为用于驱动图2所示的移位寄存器单元的控制信号时序图；

[0055] 图4为多级如图1或图2所示的移位寄存器单元级联而成的栅极驱动电路的结构示意图；

[0056] 图5为图2所示的移位寄存器单元，在图3中的第一阶段a的信号控制下的等效电路图；

[0057] 图6为图2所示的移位寄存器单元，在图3中的第二阶段b的信号控制下的等效电路图；

[0058] 图7为图2所示的移位寄存器单元，在图3中的第三阶段c的信号控制下的等效电路图；

[0059] 图8为图2所示的移位寄存器单元，在图3中的第四阶段d的信号控制下的等效电路图；

[0060] 图9为图2所示的移位寄存器单元，在图3中的第五阶段e的信号控制下的等效电路图；

[0061] 图10为图2所示的移位寄存器单元，在图3中的第六阶段f的信号控制下的等效电路图；

[0062] 图11为图2所示的移位寄存器单元，在图3中的第七阶段g的信号控制下的等效电路图；

[0063] 图12为图2所示的移位寄存器单元，在图3中的第八阶段h的信号控制下的等效电路图。

具体实施方式

[0064] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0065] 本发明实施例提供一种移位寄存器单元，如图1所示，包括信号输入模块10、下拉模块20、上拉模块40、第一上拉控制模块30以及第二上拉控制模块50。

[0066] 其中，信号输入模块10可以分别连接信号输入端INPUT、第一时钟信号端CLK1以及控制节点P，用于在第一时钟信号端CLK1的控制下开启，并将信号输入端INPUT的信号输出至控制节点P。

[0067] 下拉模块20可以分别连接控制节点P、第一电压端VGL以及信号输出端OUTPUT，用于在控制节点P的控制下，将第一电压端VGL的信号输出至信号输出端OUTPUT，并将信号输入端INPUT的信号进行存储；在信号输入模块10关闭的状态下，将存储的信号输出至控制节点P。

[0068] 第一上拉控制模块30可以分别连接控制节点P、上拉模块40以及第二电压端VGH，用于在控制节点P的控制下，将第二电压端VGH的信号输出至上拉模块40。

[0069] 第二上拉控制模块50可以分别连接控制节点P、上拉模块40、第一时钟信号端CLK1、第一电压端VGL以及第二时钟信号端CLK2，用于在控制节点P或第一时钟信号端CLK1的控制下，将第一时钟信号端CLK1或第一电压端VGL的信号进行存储，并在控制节点P、第一时钟信号端CLK1以及第二时钟信号端CLK2的控制下，将第一电压端VGL的信号输出至上拉模块40。

[0070] 上拉模块40还连接信号输出端OUTPUT以及第二电压端VGH，用于在第一上拉控制模块30控制下处于关闭状态，或在第二上拉控制模块50的控制下，将第二电压端VGH的信号输出至信号输出端OUTPUT。

[0071] 这样一来，在移位寄存器单元的输出阶段，该移位寄存器单元可以在第一时钟信号端和第二时钟信号端以及控制节点的控制下，通过第二上拉控制模块将上拉模块开启，从而将第二电压端的信号输出至信号输出端。并且，通过控制信号输入端的信号的脉宽，可以控制信号输出端输出信号的脉宽，从而能够控制被选通栅线开启的时间，使得电流型显示器，例如OLED显示器显示时，其像素电路中与被选通的栅线相连接的TFT长时间保持开启的状态，以实现自发光显示。此外，在移位寄存器单元的非输出阶段，一方面、在控制节点的控制下，可以开启第一上拉控制模块，以使得第二电压端输入的信号将上拉模块关闭，避免上拉模块将第二电压端的信号输出至信号输出端；另一方面、能够通过信号输入模块将信号输入端的信号传输至控制节点，并在控制节点的控制下，将下拉模块开启，从而使得第一电压端输入的电压传输至信号输出端，从而对信号输出端进行下拉，避免在移位寄存器单元的非输出阶段，将与该移位寄存器单元相连接的栅线选通。

[0072] 以下对上述移位寄存器单元中的各个模块进行详细的举例说明。

[0073] 具体的，如图2所示，信号输入模块10可以包括：

[0074] 第一晶体管M1，其栅极连接第一时钟信号端CLK1，第一极连接信号输入端INPUT，第二极与控制节点P相连接。

[0075] 下拉模块20可以包括：第二晶体管M2和第一电容C1。

[0076] 其中，第二晶体管M2的栅极连接控制节点P，第一极连接信号输出端OUTPUT，第二极连接第一电压端VGL。

[0077] 第一电容C1的一端连接第二晶体管M2的栅极，第二端与第二晶体管M2的第一极相连接。

[0078] 第一上拉控制模块30可以包括：

[0079] 第三晶体管M3，其栅极连接控制节点P，第一极连接所述上拉模块40，第二极与第二电压端VGH相连接。

[0080] 上拉模块40可以包括：

[0081] 第四晶体管，其栅极连接第一上拉控制模块30以及第二上拉控制模块50，第一极连接第二电压端VGH，第二极与信号输出端OUTPUT相连接。当第一上拉控制模块30的结构如上所述时，第四晶体管的栅极与第三晶体管的第一极相连接。

[0082] 第二上拉控制模块50可以包括：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8以及第二电容C2、第三电容C3。

[0083] 其中，第五晶体管M5的栅极连接控制节点P，第一极连接第一时钟信号端CLK1、第二极与第六晶体管M6的第一极相连接。

[0084] 第六晶体管M6的栅极连接第一时钟信号端CLK1，第二极与第一电压端VGL相连接。

[0085] 第七晶体管M7的栅极连接第二时钟信号端CLK2，第一极连接上拉模块40，第二极连接第八晶体管M8的第一极。当所述上拉模块40的结构如上所述时，第七晶体管M7的第一极与所述第四晶体管的栅极相连接。

[0086] 第八晶体管的栅极连接第六晶体管M6的第一极，第二极与第一电压端VGL相连接。

[0087] 第二电容C2的一端连接第二时钟信号端CLK2，另一端与第七晶体管M7的第一极相连接。

[0088] 第三电容C3的一端连接第六晶体管M6的第一极，另一端与第七晶体管M7的栅极相连接。

[0089] 需要说明的是，第一、本发明实施例是以第一电压端VGL输入低电平，第二电压端VGH输入高电平为例进行的说明。

[0090] 此外，上述移位寄存器单元的各个模块中的晶体管均可以为N型晶体管，也可以均为P型晶体管，本发明对此不作限制。其中，以下实施例均是以P型晶体管为例进行的说明。

[0091] 第二、如图2所示，多级如上所述的移位寄存器单元(SR1、SR2…SRn)能够构成一种栅极驱动电路。

[0092] 具体的，上述栅极驱动电路的各级移位寄存器单元(SR1、SR2…SRn)中，第一级移位寄存器单元SR1的信号输入端INPUT连接触发信号端STV；除上述第一级移位寄存器单元SR1以外，其余每个移位寄存器单元的信号输入端INPUT与其相邻的上一级移位寄存器单元的信号输出端OUTPUT相连接。

[0093] 其中，触发信号端STV输入触发信号后，栅极驱动电路开始对显示面板中的栅线进行逐行扫描。

[0094] 上述栅极驱动电路中的移位寄存器单元具有与前述实施例提供的移位寄存器单元相同的结构和有益效果。由于前述实施例对移位寄存器单元的结构和有益效果已经做了详细的描述，此处不再赘述。

[0095] 如图3可知，本发明实施例提供的移位寄存器单元的工作过程包括八个阶段，以下结合图3所示的时序信号控制图，对图1以及图2所示的移位寄存器单元的工作过程，即驱动上述任意一种移位寄存器单元的方法进行详细的说明。其中，当图2所示的移位寄存器单元为图4中的第一级移位寄存器单元SR1时，由于信号输入端INPUT与触发信号端STV相连接。

[0096] 第一阶段a，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，触发信号端STV输入低电平。

[0097] 在此情况下，如图1所示的信号输入模块10开启，将信号输入端INPUT的信号输出至控制节点P。具体的，如图5所示，第一时钟信号端CLK1输入低电平，可以将第一晶体管M1导通，使得信号输入端INPUT，将触发信号端STV输入的低电平通过所述第一晶体管M1输出至控制节点P。

[0098] 在控制节点P的控制下，下拉模块20将第一电压端VGL的信号输出至信号输出端OUTPUT，并将信号输入端INPUT输入的低电平进行存储。具体的，由于控制节点P的电位为低电平，因此在控制节点P的控制下，第二晶体管M2导通，将第一电压端VGL输入的信号输出至信号输出端OUTPUT。此外，信号输入端INPUT输入的低电平通过第一电容C1进行存储。

[0099] 并且，在控制节点P的控制下，第一上拉控制模块30将第二电压端VGH的信号输出至上拉模块40，上拉模块40关闭。具体的，在控制节点P低电平的控制下，第三晶体管M3导通，第二电压端VGH的信号通过所述第三晶体管M3输出至第四晶体管M4的栅极，由于第二电压端VGH输出高电平，在此情况下，第四晶体管M4处于截止状态，从而避免将第二电压端VGH的高电平输出至信号输出端OUTPUT。

[0100] 此外，在控制节点P以及第一时钟信号端CLK1的控制下，第二上拉控制模块50将第一电压端VGL的信号进行存储，并在第二时钟信号端CLK2的控制下，第二上拉控制模块50无开启信号输出。具体的，在控制节点P的控制下，第五晶体管M5处于导通状态，将第一信号端CLK1输入的低电平输出至第六晶体管M6和第八晶体管M8的栅极，使得第六晶体管M6和第八晶体管M8处于导通状态。并且该第一信号端CLK1输入的低电平通过第三电容C3进行存储。然而该阶段第二时钟信号端CLK2输入高电平，第七晶体管M7截止，因此，即使第八晶体管导通，第一电压端VGL的信号也无法通过第七晶体管M7输出至第四晶体管M4，所以第二上拉控制模块50无开启信号输出。其中所述开启信号，即为第一电压端VGL输入的低电平，用于将第四晶体管M4导通，从而将上拉模块40开启。

[0101] 综上所述，在所述第一阶段a，信号输出端OUTPUT无高电平信号输出。

[0102] 第二阶段b，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，触发信号端STV输入低电平。

[0103] 在此情况下，信号输入模块10关闭，下拉模块20将第一电压端VGL的信号输出至信号输出端OUTPUT，并将在第一阶段a存储的信号输出至控制节点P。具体的，如图6所示，由于第一时钟信号端CLK1输入高电平，因此，第一晶体管M1处于截止状态。第一电容C1将第一阶段a存储的低电平输出至控制节点P。

[0104] 在控制节点P的控制下，第一上拉控制模块30将第二电压端VGH的信号输出至上拉模块40，上拉模块40关闭。具体的，在控制节点P低电平的控制下，第三晶体管M3导通，第二电压端VGH的信号通过所述第三晶体管M3输出至第四晶体管M4的栅极，由于第二电压端VGH输出高电平，在此情况下，第四晶体管M4处于截止状态，从而避免将第二电压端VGH的高电平输出至信号输出端OUTPUT。

[0105] 在控制节点P的控制下，第二上拉控制模块50将第一时钟信号端CLK1的信号进行存储，并在第一时钟信号端CLK1的控制下，第二上拉控制模块50的输出端无开启信号输出。具体的，在控制节点P的控制下，第五晶体管M5处于导通状态，将第一信号端CLK1输入的高电平输出至第六晶体管M6和第八晶体管M8的栅极，使得第六晶体管M6和第八晶体管M8处于截止状态。并且该第一信号端CLK1输入的高电平通过第三电容C3进行存储。虽然第二时钟信号端CLK2输入低电平，将第七晶体管M7导通，但是由于第八晶体管M8处于截止状态，因此，第一时钟信号端CLK1输入的信号也无法通过第八晶体管M8和第七晶体管M7输出至第四晶体管M4，所以第二上拉控制模块50无开启信号输出。

[0106] 综上所述，在所述第二阶段b，信号输出端OUTPUT无高电平信号输出。

[0107] 第三阶段c，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，触发信号端STV输入高电平。

[0108] 在此情况下，信号输入模块10开启，将信号输入端INPUT的信号输出至控制节点P。具体的，如图7所示，第一时钟信号端CLK1输入低电平，可以将第一晶体管M1导通，使得信号输入端INPUT，将触发信号端STV输入的高电平通过所述第一晶体管M1输出至控制节点P。

[0109] 在控制节点P的控制下，所述下拉模块20的输出端关闭，下拉模块20将信号输入端INPUT的信号进行存储。具体的，由于控制节点P的电位为高电平，因此在控制节点P的控制下，第二晶体管M2截止，因此第一电压端VGL输入的信号不会输出至信号输出端OUTPUT。此时，信号输入端INPUT输入的高电平通过第一电容C1进行存储。

[0110] 在控制节点P的控制下，第一上拉控制模块30处于关闭状态。具体的，由于控制节点P的电位为高电平，因此在控制节点P的控制下，第三晶体管M3处于截止状态。

[0111] 在控制节点P以及第一时钟信号端CLK1的控制下，第二上拉控制模块50将第一电压端VGL的信号进行存储，并在第二时钟信号端CLK2的控制下，第二上拉控制模块50的输出端无开启信号输出。具体的，由于控制节点P的电位为高电平，因此第五晶体管M5处于截止状态。第一时钟信号端CLK1输入的低电平将第六晶体管M6导通，使得第一电压端VGL的信号传输至第八晶体管M8的栅极，并将第八晶体管M8导通，此外，第一电压端VGL的信号通过第三电容C3进行存储。由于第二时钟信号端CLK2输入高电平，因此第七晶体管M7截止。所以即使第八晶体管导通，第一电压端VGL的信号也无法通过第七晶体管M7输出至第四晶体管M4，所以第二上拉控制模块50无开启信号输出。

[0112] 在此情况下，上拉模块40处于关闭状态。具体的，由于第二上拉控制模块50无信号输出，因此第四晶体管M4保持上一阶段的截止状态。而信号输出端OUTPUT保持上一阶段，第一电压端VGL输入的低电平。

[0113] 综上所述，在所述第三阶段c，信号输出端OUTPUT无高电平信号输出。

[0114] 第四阶段d，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，触发信号端STV输入高电平。

[0115] 在此情况下，信号输入模块10关闭，下拉模块20将在第三阶段存储的信号输出至控制节点P；下拉模块20向信号输出端OUTPUT无信号输出。具体的，如图8所示，由于第一时钟信号端CLK1输入高电平，因此第一晶体管M1处于截止状态。第一电容C1将第三阶段c存储的高电平，传输至控制节点P。此时，控制节点P的电位为高电平，第二晶体管M2处于截止状态，所以下拉模块20无信号输出。

[0116] 在控制节点P的控制下，第一上拉控制模块30处于关闭状态。具体的，由于控制节点P的电位为高电平，第三晶体管M3处于截止状态。

[0117] 在控制节点P、第一时钟信号端CLK1和第二时钟信号端CLK2的控制下，第二上拉控制模块50将第一电压端VGL的信号输出至上拉模块40，上拉模块40将第二电压端VGH的信号输出至信号输出端OUTPUT。具体的，由于控制节点P的电位为高电平，第五晶体管M5处于截止状态。第一时钟信号端CLK1输入高电平，第六晶体管M6截止。第三电容C3将上一阶段存储的低电平，输出至第八晶体管M8的栅极，第八晶体管M8导通。此外，由于第二时钟信号端CLK2输入低电平，第七晶体管M7导通，并且第二电容C2将第二时钟信号端CLK2输入低电平进行存储。因此，因此第一电压端VGL输入的低电平，通过第八晶体管M8和第七晶体管M7传输至第四晶体管M4的栅极，使得第四晶体管M4导通，第二电压端VGH输入的高电平通过第四晶体管M4传输至信号输出端OUTPUT。

[0118] 综上所述，该阶段为所述移位寄存器单元的高电位输出阶段。

[0119] 第五阶段e，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，触发信号端STV输入高电平。

[0120] 在此情况下，信号输入模块10开启，将信号输入端INPUT的信号输出至控制节点P。具体的，如图9所示，由于第一时钟信号端CLK1输入低电平，第一晶体管M1导通，将触发信号端STV输入的高电平，通过信号输入端INPUT，输出至控制节点P。

[0121] 在控制节点P的控制下，下拉模块20无信号输出，下拉模块20将信号输入端INPUT的信号进行存储。具体的，由于控制节点P的电位为高电平，第二晶体管M2处于截止状态，因此不会将第一电压端VGL的信号传输至信号输出端OUTPUT。此外，第一电容C1将信号输入端INPUT输入的高电平进行存储。

[0122] 在控制节点P的控制下，第一上拉控制模块30处于关闭状态。具体的，由于控制节点P的电位为高电平，第三晶体管M3处于截止状态。

[0123] 在控制节点P以及第一时钟信号端CLK1的控制下，第二上拉控制模块50将所述第一电压端VGL的信号进行存储，并在第二时钟信号端CLK2的控制下，第二上拉控制模块50的输出端无开启信号输出。具体的，由于控制节点P的电位为高电平，第五晶体管M5处于截止状态。第一时钟信号端CLK1输入低电平，将第六晶体管M6导通，第一电压端VGL输入的电平输出至第八晶体管M8的栅极，所述第八晶体管M8导通。并且，第三电容C3将第一电压端VGL输入的低电平进行存储。此外，由于第二时钟信号端CLK2输入高电平，因此第七晶体管M7处于截止状态，所以第二上拉控制模块50的输出端无开启信号输出。

[0124] 上拉模块40保持开启状态，将第二电压端VGL的信号输出至所述信号输出端OUTPUT。具体的，由于第二上拉控制模块50的输出端无信号输出，因此第四晶体管M4不受第二上拉控制模块50输出信号的影响，保持上一阶段的导通状态，并将第二电压端VGH输入的高电平，传输至信号输出端OUTPUT。

[0125] 综上所述，该阶段为所述移位寄存器单元的高电位输出阶段。

[0126] 第六阶段f，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，触发信号端STV输入低电平。

[0127] 在此情况下，信号输入模块10关闭，下拉模块20将在第五阶段存储的信号输出至控制节点P；下拉模块20向信号输出端无信号输出。具体的，如图10所示，由于第一时钟信号端CLK1输入高电平，因此第一晶体管M1处于截止状态。第一电容C1将上一阶段存储的高电平输出至控制节点P。在控制节点P高电平的控制下，第二晶体管M2处于截止状态。

[0128] 在控制节点P的控制下，第一上拉控制模块30处于关闭状态。具体的，由于控制节点P的电位为高电平，第三晶体管M3处于截止状态。

[0129] 在控制节点P、第一时钟信号端CLK1和第二时钟信号端CLK2的控制下，第二上拉控制模块50将第一电压端VGL的信号输出至上拉模块40，上拉模块40将第二电压端VGH的信号输出至信号输出端OUTPUT。具体的，由于控制节点P的电位为高电平，第五晶体管M5截止，第一时钟信号端CLK1输入高电平，第六晶体管M6截止。第三电容C3将上一阶段存储的低电平传输至第八晶体管M8的栅极，第八晶体管M8导通。第二时钟信号端CLK2输入低电平，将第七晶体管M7导通，第一电压端VGL输入的低电平通过第八晶体管和第七晶体管M7传输至第四晶体管M4的栅极，第四晶体管M4导通，将第二电压端VGH输入的高电平，输出至信号输出端OUTPUT。

[0130] 综上所述，该阶段为所述移位寄存器单元的高电位输出阶段。

[0131] 第七阶段g，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，触发信号端STV输入低电平。

[0132] 在此情况下，信号输入模块10开启，将信号输入端INPUT的信号输出至控制节点P。具体的，如图11所示，第一时钟信号端CLK1输入低电平，将第一晶体管M1导通，使得触发信号端STV输入的低电平通过信号输入端INPUT，输出至第一晶体管M1，再通过第一晶体管M1输出至控制节点P。

[0133] 在控制节点P的控制下，下拉模块20将第一电压端VGL的信号输出至信号输出端OUTPUT，并将信号输入端INPUT的信号进行存储。具体的，由于控制节点P的电位为低电平，第二晶体管M2导通，将第一电压端VGL的信号输出至信号输出端OUTPUT。并且，第一电容C1将信号输入端INPUT的输入的低电平进行存储。

[0134] 在控制节点P的控制下，第一上拉控制模块30将第二电压端VGL的信号输出至上拉模块40，所述上拉模块40处于关闭状态。具体的，由于控制节点P的电位为低电平，第三晶体管M3导通，将第二电压端VGH输入的高电平输出至第四晶体管M4的栅极，所述第四晶体管M4截止。

[0135] 在控制节点P以及第一时钟信号端CLK1的控制下，第二上拉控制模块50将第一电压端VGL的信号进行存储，并在第二时钟信号端CLK2的控制下，第二上拉控制模块50的输出端无开启信号输出。具体的，由于控制节点P的电位为低电平，第五晶体管M5导通。此外第一时钟信号端CLK1输入低电平，第六晶体管M6和第八晶体管M8均导通，第一电压端VGL输入的低电平通过第六晶体管M6存储于第三电容C3中。然而，第二时钟信号端CLK2输入高电平，因此第七晶体管M7处于截止状态，所以第二上拉控制模块50的输出端无开启信号输出。

[0136] 综上所述，在所述第七阶段g，信号输出端OUTPUT无高电平信号输出。

[0137] 第八阶段h，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，触发信号端STV输入低电平。

[0138] 在此情况下，信号输入模块10关闭，下拉模块20将在第七阶段存储的信号输出至控制节点P；所述下拉模块20将第一电压端VGL的信号输出至信号输出端OUTPUT。具体的，如图12所示，由于第一时钟信号端CLK1输入高电平，因此第一晶体管M1处于截止状态。第一电容C1将上一阶段存储的低电平输出至控制节点P。

[0139] 在控制节点P的控制下，第一上拉控制模块30将第二电压端VGH的信号输出至上拉模块40，上拉模块40处于关闭状态。具体的，由于控制节点P的电位为低电平，因此第三晶体管M3导通，将第二电压端VGH输入的高电平输出至第四晶体管M4，第四晶体管M4截止，从而使得上拉模块40处于关闭状态。

[0140] 在控制节点P、第一时钟信号端CLK1和第二时钟信号端CLK2的控制下，第二上拉控制模块50的输出端无开启信号输出。具体的，由于控制节点P的电位为低电平，因此第五晶体管M5导通。第一时钟信号端CLK1输入高电平，第六晶体管M6、第八晶体管M8截止，并且第一时钟信号端CLK1输入高电平存储于第三电容C3中。虽然，第二时钟信号端CLK2输入电平，将第七晶体管M7导通，但是由于第八晶体管M8截止，因此，第一电压端VGL的信号不能够通过第八晶体管M8和第七晶体管M7传输至第四晶体管M4的栅极，所以第二上拉控制模块50的输出端无开启信号输出。

[0141] 此外，如图3所示，如果对第八阶段h进行细化，可以分为h1阶段和h2阶段。其中在h1阶段第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入高电平，触发信号端STV输入低电平。在h2阶段第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，触发信号端STV输入低电平。其中，由于h1阶段相对于h2阶段而言，时间较短，因此上述第八阶段h，主要以h2阶段为主。

[0142] 相对h2阶段而言，h1阶段的不同之处在于，第二时钟信号端CLK2同样输出高电平，因此第七晶体管M7处于截止状态，所以第一电压端VGL的信号还是不能够通过第八晶体管M8和第七晶体管M7传输至第四晶体管M4的栅极，所以第二上拉控制模块50的输出端无开启信号输出。

[0143] 综上所述，在所述第八阶段h，信号输出端OUTPUT无高电平信号输出。

[0144] 需要说明的是，第一、本发明实施例中，由于第一时钟信号端CLK1与第二时钟信号端CLK2的信号输出宽度不同，因此上述第一阶段a至第七阶段g中的每一个阶段，均可以同第八阶段h一样被细分为两部分。其中一部分时间较短的阶段内，第一时钟信号端CLK1与第二时钟信号端CLK2的信号同为高电平或同为低电平，例如h1阶段，第一时钟信号端CLK1与第二时钟信号端CLK2的信号同为高电平。另一部分时间较长的阶段内第一时钟信号端CLK1与第二时钟信号端CLK2的信号，其中一个为高电平，另一个为低电平。例如h2阶段，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平。以上为了举例说明，仅仅对第八阶段h进行了细化，其它阶段同理可得。但是在对移位寄存器单元工作状态进行描述时，均是以某一阶段中，一部分时间较长的阶段为主。例如，移位寄存器单元在第八阶段h的工作状态，以第h2阶段为主对移位寄存器单元的工作状态进行描述。

[0145] 第二、在第八阶段h以后，直到下一次触发信号端STV输入触发信号之前，移位寄存器单元的工作状态会重复上述第七阶段g和第八阶段h，从而使得第一电压端VGL输入的低电平，稳定输出至信号输出端OUTPUT。

[0146] 第三、上述对移位寄存器单元的工作过程的说明，是以如图4所示的栅极驱动电路中的第一级移位寄存器单元SR1为例进行的说明。其他移位寄存器单元的工作过程同理可得，此处不再赘述。

[0147] 第四、当上述移位寄存器单元中的晶体管均为N型晶体管时，需要对如图3中的时序信号进行翻转，此外还需要将如图2所示的移位寄存器单元中，将与第一电压端VGL相连接晶体管与第二电压端VGH相连接，与第二电压端VGH相连接的晶体管与第一电压端VGL相连接。其具体的工作过程与P型构成的移位寄存器单元相同。

[0148] 综上所述，在第一阶段a、第二阶段b、第三阶段c以及第七阶段g和第八阶段h中，移位寄存器单元的信号输出端OUTPUT均输出低电平。而在第四阶段d、第五阶段e以及第六阶段f，移位寄存器单元的信号输出端OUTPUT均输出高电平，以对与该信号输出端OUTPUT相连接的栅线进行选通，从而使得OLED显示器显示时，其像素电路中与被选通的栅线相连接的TFT长时间保持开启的状态，以实现自发光显示。

[0149] 此外，本发明实施例提供的，具有能够长时间保持栅线处于选通状态的移位寄存器单元(也成为常开型移位寄存器单元)，其仅仅由八个薄膜晶体管和三个存储电容构成。因此电路结构简单，有利于窄边框的设计。

[0150] 本发明实施例提供一种显示装置，包括上述任意一种栅极驱动电路。所述显示装置可以为有机发光二极管显示装置，例如电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。其中，该显示装置中的栅极驱动电路具有与前述实施例提供的栅极驱动电路相同的结构和有益效果，由于在前述实施例中已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

[0151] 本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

[0152] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。