本发明提供了一种超陡平均亚阈摆幅纳米线隧穿场效应晶体管及制备方法，属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域。该隧穿场效应晶体管采用具有芯‑多层壳的纳米线结构，该结构中的多壳层部分的材料禁带宽度沿纳米线半径方向连续增大。本发明可以有效抑制器件转移特性中亚阈斜率退化现象，同时显著降低隧穿场效应晶体管的平均亚阈斜率，并保持了较陡直的最小亚阈斜率。
1.一种隧穿场效应晶体管，该隧穿场效应晶体管采用纳米线结构，纳米线结构中间部分作为晶体管的沟道区，纳米线结构的两端分别作为源区和漏区，位于纳米线沟道区上方设有栅介质层和控制栅，其特征在于，所述纳米线结构包括芯层部分和多壳层部分，其中多壳层部分的材料禁带宽度沿纳米线半径方向连续增大，最里层材料的禁带宽度最小，最外层材料的禁带宽度最大，中间各层材料的禁带宽度连续变化。
2.如权利要求1所述的隧穿场效应晶体管，其特征在于，隧穿晶体管沟道区为未掺杂本征区，对于N型器件来说，隧穿源区为P型重掺杂，其掺杂浓度为1E18cm-3-1E20cm-3，漏区为N-3 -3型重掺杂，其掺杂浓度为1E18cm -1E19cm ；而对于P型器件来说，隧穿源区为N型重掺杂，其掺杂浓度为1E18cm-3-1E20cm-3，漏区为P型重掺杂，其掺杂浓度为1E18cm-3-1E19cm-3。
3.如权利要求1所述的隧穿场效应晶体管，其特征在于，所述多壳层部分的最外层材料的禁带宽度较芯层材料禁带宽度大0.3eV-0.7eV。
4.如权利要求1所述的隧穿场效应晶体管，其特征在于，所述芯层部分直径在5-10nm之间，所述多壳层的厚度在5nm-20nm之间。
5.权利要求1所述的隧穿场效应晶体管应用于SiGe半导体材料器件，或应用于其他II-VI，III-V和IV-IV族的二元或三元化合物半导体材料器件。
6.如权利要求1所述的隧穿场效应晶体管的制备方法，包括以下步骤：
1)衬底准备：绝缘层上的轻掺杂或未掺杂半导体衬底；
2)在衬底上刻蚀并退火形成纳米线芯层，并在纳米线下方选择刻蚀绝缘层，刻蚀出凹槽；
3)外延逐层生长原子数比沿纳米线半径方向连续变化的化合物半导体，形成禁带宽度逐层增大的纳米线多壳层材料；
4)淀积栅介质材料，淀积栅材料，进行光刻和刻蚀，形成栅图形；
5)光刻暴露出源区，以光刻胶和栅为掩膜，进行离子注入形成源区，浓度为1E18cm-3-
6)光刻暴露出漏区，以光刻胶和栅为掩膜，进行离子注入形成漏区，浓度为1E18cm-3-
8)最后进入后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得超陡平均亚阈摆幅纳米线隧穿场效应晶体管。
7.权利要求6所述的制备方法，其特征在于，步骤1)中所述半导体衬底材料选自Si、Ge或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体；所述绝缘层材料选自SiO2、Si3N4或高K材料。
8.权利要求6所述的制备方法，其特征在于，步骤2)中所述纳米线芯层材料选自具有较窄禁带宽度的Ge或其他II-VI、III-V和IV-IV族的二元或三元化合物半导体。
9.权利要求6所述的制备方法，其特征在于，步骤3)中所述纳米线多壳层材料选自原子数比不同的SiGe或其他II-VI、III-V和IV-IV族的二元或三元化合物半导体。
10.权利要求6所述的制备方法，其特征在于，步骤4)中所述栅介质材料选自SiO2、Si3N4或高K栅介质材料，所述淀积栅介质材料的方法选自下列方法之一：常规热氧化、掺氮热氧化、原子层淀积或化学气相淀积，所述栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
超陡平均亚阈摆幅纳米线隧穿场效应晶体管及制备方法
技术领域
[0001] 本发明属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域，具体涉及一种超陡平均亚阈摆幅纳米线隧穿场效应晶体管及其制备方法。
背景技术
[0002] 自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展，半导体器件尺寸不断缩小。随着半导体器件进入深亚微米范围，传统MOSFET器件由于受到自身扩散漂流的导通机制所限，亚阈值斜率受到热电势kT/q的限制而无法随着器件尺寸的缩小而同步减小。这就导致MOSFET器件泄漏电流缩小无法达到器件尺寸缩小的要求，整个芯片的能耗不断上升，芯片功耗密度急剧增大，严重阻碍了芯片系统集成的发展。为了适应集成电路的发展趋势，新型超低功耗器件的开发和研究工作就显得特别重要。隧穿场效应晶体管(TFET，Tunneling Field-Effect Transistor)采用带带隧穿(BTBT)新导通机制，是一种非常有发展潜力的适于系统集成应用发展的新型低功耗器件。TFET通过栅电极控制源端与沟道交界面处隧穿结的隧穿宽度，使得源端价带电子隧穿到沟道导带(或沟道价带电子隧穿到源端导带)形成隧穿电流。这种新型导通机制突破传统MOSFET亚阈值斜率理论极限中热电势kT/q的限制，可以实现低于60mV/dec的具有超陡亚阈值斜率，降低器件静态漏泄电流进而降低器件静态功耗。
[0003] 但是，与传统MOSFET不同的是，TFET转移曲线的亚阈区内亚阈斜率是变化的，且随着栅电压增大而逐渐增大，这就导致TFET转移特性中，低于60mV/dec的亚阈斜率对应范围较小，器件的平均亚阈斜率较高，不利于TFET器件在超低功耗领域的应用。因此，保持较陡直的最小亚阈值斜率的同时，抑制亚阈斜率退化，实现超陡平均亚阈斜率是TFET器件应用中需要解决的一个非常重要的问题。
发明内容
[0004] 本发明的目的在于提供一种超陡平均亚阈摆幅纳米线隧穿场效应晶体管及制备方法。该隧穿场效应晶体管可以有效抑制器件转移特性中亚阈斜率退化现象，同时显著降低隧穿场效应晶体管的平均亚阈斜率，并保持了较陡直的最小亚阈斜率。
[0005] 本发明提供的技术方案如下：
[0006] 一种超陡平均亚阈摆幅纳米线隧穿场效应晶体管，如图1所示，采用芯-多层壳的纳米线结构，该纳米线结构中间部分作为晶体管的沟道区9，纳米线结构的两端分别作为源区7和漏区8，位于纳米线沟道区上方设有栅介质层4和控制栅5，所述纳米线结构包括芯层部分2和多层壳部分3(3-1，3-2，…，3-n)，其中多壳层部分3的材料禁带宽度沿纳米线半径方向连续增大，最里层3-1禁带宽度最小，最外层3-n禁带宽度最大，中间各层禁带宽度连续变化。隧穿晶体管沟道区9为未掺杂本征区，对于N型器件来说，隧穿源区为P型重掺杂，其掺-3 -3 -3 -3杂浓度约为1E18cm -1E20cm ，漏区为N型重掺杂，其掺杂浓度约为1E18cm -1E19cm ；而对于P型器件来说，隧穿源区为N型重掺杂，其掺杂浓度约为1E18cm-3-1E20cm-3，漏区为P型重掺杂，其掺杂浓度约为1E18cm-3-1E19cm-3。
[0007] 所述纳米线隧穿场效应晶体管中纳米线多层壳(大于三层)的禁带宽度沿纳米线半径方向的变化梯度是器件设计的重要参数。禁带宽度变化梯度过小，导致最外层材料禁带宽度过窄，将引起器件关态电流增大，最小亚阈值斜率增大。而禁带宽度变化梯度过大，导致最外层材料禁带宽度过大，导致开启带带隧穿所需栅电压过大。一般保证最表面层材料禁带宽度较芯层材料禁带宽度大0.3eV-0.7eV。且纳米线多层壳中具有较宽禁带宽度部分(大于芯层禁带宽度约0.3eV以上的部分)厚度优化在5nm-20nm之间。而纳米线芯层部分直径一般在5-10nm之间。
[0008] 所述的隧穿场效应晶体管可以应用于SiGe半导体材料，也可以应用于其他II-VI，III-V和IV-IV族的二元或三元化合物半导体材料。
[0009] 本发明同时提供所述的超陡平均亚阈摆幅纳米线隧穿场效应晶体管的制备方法，包括以下步骤：
[0010] 1)衬底准备：绝缘层上的轻掺杂(约1E13cm-3-1E15cm-3)或未掺杂半导体衬底；
[0011] 2)在衬底上刻蚀并退火形成纳米线芯层，并在纳米线下方选择刻蚀绝缘层，刻蚀出凹槽；
[0012] 3)外延逐层生长原子数比沿纳米线半径方向连续变化的源区化合物半导体，形成禁带宽度逐层增大的纳米线多层壳材料；
[0013] 4)淀积栅介质材料，淀积栅材料，进行光刻和刻蚀，形成栅图形；
[0014] 5)光刻暴露出源区，以光刻胶和栅为掩膜，进行离子注入形成源区，浓度约为1E18cm-3-1E20cm-3；
[0015] 6)光刻暴露出漏区，以光刻胶和栅为掩膜，进行离子注入形成漏区，浓度约为1E18cm-3-1E19cm-3；
[0016] 7)快速高温退火激活杂质；
[0017] 8)最后进入后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得超陡平均亚阈摆幅纳米线隧穿场效应晶体管。
[0018] 所述的制备方法，其特征是，步骤1)中所述的半导体衬底材料选自Si、Ge或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体；所述的绝缘层材料选自SiO2、Si3N4或高K材料。
[0019] 所述的制备方法，其特征是，步骤2)中所述的纳米线芯层材料选自具有较窄禁带宽度的Ge或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体。
[0020] 所述的制备方法，其特征是，步骤3)中所述的纳米线壳层材料选自原子数比不同的SiGe或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体。
[0021] 所述的制备方法，其特征是，步骤4)中所述的栅介质层材料选自SiO2、Si3N4或高K栅介质材料。
[0022] 所述的制备方法，其特征是，步骤4)中所述的生长栅介质材料的方法选自下列方法之一：常规热氧化、掺氮热氧化、原子层淀积或化学气相淀积。
[0023] 所述的制备方法，其特征是，步骤4)中所述的栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
[0024] 本发明的技术效果(以N型器件为例)：
[0025] 1、纳米线为芯-多层壳结构，且不同层中材料禁带宽度沿纳米线半径方向逐层增大，且在靠近纳米线最外层处具有较宽禁带宽度，在靠近纳米线芯层处具有较窄禁带宽度。
[0026] 2、栅电极加正电压，沟道能带下拉，在隧穿结处发生带带隧穿，器件开启。在栅压较小时，主要是靠近纳米线壳层外层处具有较宽禁带宽度的部分源区首先发生带带隧穿，从而可以获得较陡直的最小亚阈值摆幅。
[0027] 3、随着栅压增大，靠近纳米线芯层处具有较窄禁带宽度的源区部分带带隧穿开启。对于带带隧穿来说，窄禁带材料相对于宽禁带材料具有更大的隧穿几率，在相同栅电压增量条件下可以获得更大的带带隧穿电流增量，从而可以获得更陡直的平均亚阈斜率，有效抑制器件亚阈斜率随栅电压增大而退化的现象。
[0028] 4、同时，由于在器件刚开启情况下具有较宽禁带宽度的壳层部分起主导作用，有利于降低最小亚阈斜率，并且有效避免了窄禁带源区材料导致的关态电流增大，最小亚阈斜率增大的现象。
[0029] 与现有的TFET相比，超陡平均亚阈摆幅纳米线隧穿场效应晶体管通过器件结构设计，显著改善了器件转移特性，有效降低了器件的平均亚阈斜率，同时保持了陡直的最小亚阈斜率。
[0030] 本发明的超陡平均亚阈摆幅纳米线隧穿场效应晶体管制备工艺简单，能有效地在CMOS集成电路中集成TFET器件，还可以利用标准工艺制备由TFET组成的低功耗集成电路，极大地降低了生产成本，简化了工艺流程。
附图说明
[0031] 图1为本发明超陡平均亚阈摆幅纳米线隧穿场效应晶体管的结构示意图。
[0032] 图2为绝缘层上的半导体衬底的示意图；
[0033] 图3为刻蚀并退火形成纳米线芯层后的器件示意图；
[0034] 图4为光刻并选择刻蚀绝缘层，在纳米线下方形成凹槽的器件示意图；
[0035] 图5(a)为形成材料禁带宽度逐层增大的纳米线壳层后的器件示意图；图5(b)为外延选择生长原子数比渐变的纳米线多层壳部分示意图；
[0036] 图6(a)为淀积并刻蚀形成栅图形后的器件示意图；图6(b)为沿器件沟道方向的剖面图；
[0037] 图7为光刻暴露出TFET器件的源区并离子注入形成源区后的沿器件沟道方向剖面图；
[0038] 图8光刻暴露出TFET器件的漏区并离子注入形成漏区后的沿器件沟道方向剖面图。
[0039] 图中，
[0040] 1-绝缘层；2-纳米线芯层材料；3-纳米线多层壳材料(包括最里层3-1、最外层3-n，及中间各层)；4-栅介质；5-栅；6-光刻胶；7-源区；8-漏区；9-沟道区；10-后道工序的钝化层；11-后道工序的金属。
具体实施方式
[0041] 以下结合附图，通过具体的实施例对本发明所述的超陡平均亚阈摆幅纳米线隧穿场效应晶体管的实施方法做进一步的说明。
[0042] 具体实施步骤如图2-图8所示：(本例以N型器件为例，P型器件可以以此类推)[0043] 1、准备衬底材料，为绝缘体(SiO2)1上的未掺杂的，晶向为<001>的Ge，如图2所示。
[0044] 2、光刻并刻蚀形成纳米线芯层2，并进行退火(H2，900℃，5min)，纳米线芯层直径约为5nm-10nm，如图3所示。
[0045] 3、采用氢氟酸在纳米线芯层下方选择刻蚀形成凹槽，深度约为100nm，如图4所示。
[0046] 4、在纳米线芯层2上外延选择生长原子数比连续变化的Si1-xGex化合物半导体，形成纳米线多层壳3(其中3-1层中x＝1，3-n层中原子数比0
[0047] 5、采用原子层淀积一层栅介质层4，栅介质层为SiO2，厚度为1～5nm；采用LPCVD淀积栅材料5，栅材料为掺杂多晶硅层，厚度为50～200nm。光刻出栅图形，如图6所示。
[0048] 6、光刻暴露出源区，以光刻胶6和栅5为掩膜，进行源区7离子注入(杂质浓度约1E20cm-3)，如图7所示。
[0049] 7、光刻暴露出漏区，以光刻胶6和栅5为掩膜，进行漏区8离子注入(杂质浓度约1E18cm-3)，如图8所示。
[0050] 8、进行一次快速高温退火，并对注入杂质进行激活(1050℃,10s)。最后进入常规后道工序，包括淀积钝化层10、开接触孔、以及金属化11等。
[0051] 图1所示为制得的所述基于CMOS IC工艺制备的N型的超陡平均亚阈摆幅纳米线隧穿场效应晶体管结构示意图。
[0052] 虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
