具有部分凹陷的栅极的绝缘体上硅器件

摘要

本发明涉及具有部分凹陷的栅极的绝缘体上硅器件。在提供有掩埋氧化层(BOX)的绝缘体上硅(SOI)半导体晶片上，例如FD‑SOI和UTBB器件，构造具有部分凹陷栅极的晶体管。外延生长的沟道区域放松了对掺杂源极和漏极分布的设计的约束。部分凹陷栅极和抬升的外延的源极和漏极区域的形成允许进一步地改善晶体管性能和降低比如漏极致势垒降低(DIBL)的短沟道效应，以及控制特有的亚阈值斜率。由先进工艺控制协助，可以变化栅极凹陷以相对于掺杂分布将沟道置于不同的深度。部分凹陷栅极具有最初与栅极的三个侧面相接触地形成的相关的高k栅极电介质。随后去除高k侧壁以及用更低k的氮化硅封料替代降低了在栅极与源极和漏极区域之间的电容。

权利要求

1.一种晶体管，包括：

抬升的掺杂的源极区域，在衬底的有源区的顶表面之上延伸并且向下延伸到掩埋氧化层；

抬升的掺杂的漏极区域，在所述衬底的所述有源区的所述顶表面之上延伸并且向下延伸到所述掩埋氧化层；以及栅极堆叠，部分凹陷到在所述衬底的所述有源区的所述顶表面之下的凹陷深度，所述栅极堆叠包括：外延沟道，在所述抬升的源极和漏极区域之间延伸；

高k栅极电介质，与所述外延沟道接触，所述高k栅极电介质具有电介质长度；

金属栅极，所述金属栅极具有栅极长度，所述栅极长度超过所述电介质长度一距离，所述距离限定底切区域；和单个连续封料，与所述金属栅极的顶表面、侧壁和底侧接触，所述单个连续封料填充所述底切区域。

2.根据权利要求1所述的晶体管，进一步包括：到所述抬升的源极和漏极区域的金属接触。

3.根据权利要求1所述的晶体管，其中所述凹陷深度决定所述晶体管的一个或者多个电容。

4.根据权利要求1所述的晶体管，其中所述外延沟道由硅锗制成。

5.根据权利要求2所述的晶体管，其中所述单个连续封料决定所述晶体管的栅极至源极/漏极电容。

6.根据权利要求1所述的晶体管，其中所述凹陷深度决定所述晶体管的开关速度。

7.根据权利要求1所述的晶体管，其中所述凹陷深度决定所述晶体管的关态电流泄露的程度。

8.根据权利要求1所述的晶体管，其中所述高k栅极电介质由具有大于4.0的介电常数的材料制成。

9.根据权利要求1所述的晶体管，其中所述金属栅极包括金属阻挡籽晶层，所述金属阻挡籽晶层由包括钛、氮化钛、碳化钛、钛钨、钽或氮化钽中的一个或者多个的金属硅化物制成。

10.根据权利要求1所述的晶体管，其中所述金属栅极包括铝、钨、银、铂、金或铜中的一个或者多个。

11.根据权利要求1所述的晶体管，其中所述抬升的掺杂的源极和漏极区域由带负电荷的离子掺杂以形成N型晶体管。

12.根据权利要求1所述的晶体管，其中所述抬升的掺杂的源极和漏极区域由带正电荷的离子掺杂以形成P型晶体管，并且所述晶体管进一步包括与所述高k栅极电介质接触的功函数材料，所述功函数材料包括氮化钛、碳化钛或钛钨中的一个或者多个。

13.根据权利要求11所述的晶体管，其中所述抬升的掺杂的源极和漏极区域由外延SiC制成。

14.根据权利要求12所述的晶体管，其中所述抬升的掺杂的源极和漏极区域由外延SiGe制成。

15.一种制作晶体管的方法，所述方法包括：

掺杂其中具有掩埋氧化层的硅衬底的有源区，以形成掺杂的源极和漏极区域；

形成在所述源极和漏极区域之间延伸的平面外延沟道，所述平面外延沟道至少部分凹陷在所述衬底的有源区的上表面之下；

形成与所述平面外延沟道相接触的高k栅极电介质，所述高k栅极电介质具有电介质长度；

在所述高k栅极电介质之上形成金属栅极，所述金属栅极在三个侧面上被金属阻挡籽晶层包围，所述金属栅极具有栅极长度，栅极长度超过所述电介质长度一距离，所述距离限定底切区域；

利用单个连续封料包封所述金属栅极，所述单个连续封料与所述金属栅极的顶表面、侧壁和底侧接触，所述单个连续封料填充所述底切区域；

通过形成与所述源极和漏极区域接触的附加的掺杂外延层来抬升所述掺杂的源极和漏极区域；

用绝缘体覆盖所述晶体管；以及

形成到所述金属栅极以及所述源极和漏极区域的金属接触。

16.根据权利要求15所述的方法，进一步包括形成分离N型器件和P型器件的隔离区域。

17.根据权利要求15所述的方法，其中所述掺杂是通过离子注入实现的。

18.根据权利要求15所述的方法，其中所述掺杂是在外延生长过程中原位实现的。

19.根据权利要求15所述的方法，其中所述晶体管是P型器件，并且进一步包括形成与所述金属阻挡籽晶层接触的功函数材料。

20.根据权利要求15所述的方法，其中所述包封用氮化硅的连续层覆盖所述金属栅极的至少三个侧面。

说明书

具有部分凹陷的栅极的绝缘体上硅器件

技术领域

[0001] 本公开涉及制造纳米尺度的集成电路场效应晶体管(FET)器件，并且具体地涉及并入掩埋氧化层和部分凹陷的晶体管栅极以控制器件的电特性的器件。

背景技术

[0002] 随着用于集成电路的技术节点按比例缩小到10nm以下，保持对半导体器件的各种电特性的精确控制变得逐渐地更具挑战性。这种半导体器件包括例如金属氧化物半导体场效应晶体管(MOSFET)。MOSFET是包括源极、栅极和漏极的三端子开关器件。MOSFET通过至源极、漏极和栅极端子中的每一个端子的接触被导线网络互连。

[0003] 当超过选定的阈值电压(Vt)的电压施加到MOSFET的栅极时，器件开启从而电流流经源极和漏极之间的沟道。Vt的值部分依赖于半导体材料的特有的能带结构。源极和漏极区域通常由充当器件的电荷储存库的离子掺杂。器件性能参数，比如开关速度和导通电阻，主要依赖于对在注入和经注入的区域的高温退火之后掺杂物在衬底中的掺杂浓度和深度分布的控制。

[0004] 很多年以来，器件设计者努力使用掺杂物分布的尖端以便减小沟道长度，由此增加器件的开关速度。然而，当在掺杂的源极和漏极区域之间的沟道长度减小到与其深度可以比拟的时候，电流可能通过这种短沟道泄露，引起器件在所施加的比阈值电压更低的电压下开启。关态泄露因此是短沟道效应(SCE)的一个示例。现有技术挑战包括防止关态泄露和其他短沟道效应，比如漏极致势垒降低(DIBL)，以及控制被称为亚阈值斜率(SS)的器件特性。DIBL发生在高漏极电压引起晶体管过早地开启的时候，即使Vt电势势垒还没有被克服。DIBL发生是因为在短沟道器件中，由于漏极更接近沟道的中心，漏极电压对器件性能具有更大的影响。具有陡峭的SS的器件从关闭状态到开启状态转变得更快。因此，控制SS可以是改善器件性能的另一重要因素。

[0005] 应变硅晶体管通过用外延生长的硅化合物，比如例如外延生长的硅锗(SiGe)，替换在源极和漏极区域或者沟道区域中的体硅，解决了这些挑战中的一些挑战。将应变引入MOSFET的硅晶体易于增加沟道区域中的电荷迁移率，由此在不需要短沟道的情况下改善性能。然而，应变硅和其他新技术不能解决上文所列出的所有的技术挑战。

[0006] 解决短沟道效应的另一FET技术涉及使用凹陷的栅极，如本专利申请的同一发明人的美国专利申请公开US2012/0313144中所述那样。凹陷的栅极架构的其他示例在授予Bin Yu的美国专利No.6,630,385中找到。凹陷的栅极器件的特征在于，掩埋在源极和漏极区域之间的金属栅极，以及在凹陷的栅极下方靠近源极和漏极区域的它们与掩埋氧化层(BOX)汇合的下边界的电流沟道。虽然在传统的FET中，沟道长度是由源极和漏极区域的注入分布所控制，但是在凹陷的栅极器件中，沟道长度是由栅极的宽度所设定，这更容易控制。通过调整在栅极任一侧的侧壁间隔物的宽度，进一步调节凹陷的栅极器件中的沟道长度。因此，可以通过制造具有选定的最小长度的沟道来避免短沟道效应。当沟道上面被凹陷的栅极限制且下面被掩埋氧化层限制的时候，栅极对于流经其中的电荷维持更紧密的控制。

发明内容

[0007] 在提供有掩埋氧化层(BOX)的绝缘体上硅(SOI)半导体晶片上，例如在超薄体和掩埋氧化物(UTBB)晶片上，构造具有部分凹陷的栅极的晶体管。BOX帮助形成MOSFET的源极和漏极掺杂物分布以协助控制晶体管性能。外延生长的沟道进一步放松了对掺杂的源极和漏极分布的设计的约束。部分凹陷的栅极和抬升的源极和漏极区域的形成允许进一步地改善晶体管性能和降低短沟道效应，比如漏极致势垒降低(DIBL)和亚阈值斜率(SS)。可以变化栅极凹陷的深度以相对于掺杂物分布将沟道置于不同的深度。此外，可以使用先进工艺控制来根据掺杂物分布指导凹陷的栅极的形成。

[0008] 部分凹陷的栅极具有相关的高k栅极电介质，该高k栅极电介质最初形成为与栅极的三个侧面接触。从栅极结构随后去除高k侧壁以及用更低k的氮化硅封料替代，降低了栅极与源极和漏极区域之间的电容。产生的结构可以被考虑作为栅极电介质，该栅极电介质具有在中心区域的第一材料，比如氧化铪，和在外围区域的第二材料，比如氮化硅或者二氧化硅。晶体管可以是部分耗尽的绝缘体上硅器件或者完全耗尽的绝缘体上硅(FD-SOI)器件。

附图说明

[0009] 在附图中，同样的附图标记表示相似的元件。附图中元件的尺寸和相对位置不一定成比例地绘制。

[0010] 图1是高级流程图，概述了用于制造根据本文描述的一示例性实施例的具有部分凹陷的栅极的MOSFET器件的加工序列。

[0011] 图2A是工艺流程图，示出了根据使用离子注入的一个实施例的可以用于在NFET和PFET器件的源极和漏极区域中形成N掺杂和P掺杂载流子储存库的加工步骤的详细序列。

[0012] 图2B和图2C是在执行图2A所示的加工步骤之后的PFET和NFET器件的截面视图。

[0013] 图3A是工艺流程图，示出了根据一个实施例的可以用于形成NFET和PFET器件的部分凹陷的栅极区域的加工步骤的详细序列。

[0014] 图3B至图3D是在执行图3A所示的加工步骤之后的NFET和PFET器件的截面视图。

[0015] 图4A是工艺流程图，示出了根据一个实施例的可以用于形成NFET和PFET器件的部分凹陷的栅极的加工步骤的详细序列。

[0016] 图4B是在执行图4A所示的加工步骤之后的NFET和PFET器件的截面视图。

[0017] 图5A是工艺流程图，示出了根据一个实施例的可以用于形成在NFET和PFET器件之上的绝缘体的加工步骤的详细序列。

[0018] 图5B至图5E是在执行图5A所示的加工步骤之后的NFET和PFET器件的截面视图。

[0019] 图6A是工艺流程图，示出了根据一个实施例的可以用于形成至NFET和PFET器件的接触的加工步骤的详细序列。

[0020] 图6B至图6D是在执行图6A所示的加工步骤之后完成的具有不同凹陷深度的栅极的NFET和PFET器件的截面视图。

具体实施方式

[0021] 在下文的描述中，陈述了某些特定细节以便提供对所公开的主题的各方面的透彻的理解。然而，所公开的主题可以在没有这些特定细节的情况下实施。在一些示例中，没有详细描述包括本文所公开主题的实施例的半导体加工的公知结构和方法，以避免混淆关于本公开的其他方面的描述。

[0022] 除非上下文另有需要，否则贯穿说明书和随附的权利要求书，用语“包括”及其变形，比如“包含”和“含有”应当以开放的、包含性的意义进行解释，也就是“包括，但不限于”。

[0023] 贯穿本说明书对“一个实施例”或“一实施例”的引用意味着关于实施例描述的特定的特性、结构或者特征是包括在至少一个实施例中的。因此，短语“在一个实施例中”或者“在一实施例中”贯穿本说明书在各种地方的出现并不一定全部指相同的方面。此外，具体的特性、结构或特征可以在本公开的一个或者多个方面中以任何合适的方式组合。

[0024] 贯穿本说明书对集成电路的引用通常意于包括在半导体衬底上建造的集成电路组件，不论这些组件是否一起耦合成电路或者能够被互连。贯穿本说明书，以最广的意义使用术语“层”以包括薄膜、盖帽等。术语“版图”指从实现集成电路设计的俯视平面视图所见的绘制图案。版图说明了在集成电路的每层处所形成的材料的几何形状和间距。用于每个版图的几何形状和间距根据期望的工作电路规格进行计算。

[0025] 贯穿本说明书对用于沉积氮化硅、二氧化硅、金属或类似材料的传统薄膜沉积技术的引用包括比如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、金属有机化学气相沉积(MOCVD)、等离子体增强化学气相沉积(PECVD)、等离子体气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、电镀、化学镀等这样的工艺。这里参考这些工艺的示例描述特定实施例。然而，本公开和对某些沉积技术的引用不应当被限制到上面描述的这些。例如，在一些情况下，引用CVD的描述可以备选地使用PVD实现，或者指定电镀的描述可以备选地使用化学镀来完成。此外，对薄膜形成的传统技术的引用可以包括原位生长膜。例如，在一些实施例中，氧化层受控生长到期望的厚度可以通过在加热腔室中将硅表面暴露在氧气或者湿气中实现。术语“外延”指晶体生长的受控工艺，其中新的晶体层从体晶体的表面生长出来，同时保持与下面的体晶体相同的晶体结构。然后新的层就被称为“外延生长的”或“外延的”层。当晶体结构形成时，可以将杂质原位地并入外延膜中，而不造成对晶体结构的损伤。

[0026] 贯穿本说明书对在半导体制造领域已知的用于图形化各种薄膜的传统光刻技术的引用包括旋涂-曝光-显影工艺序列，通常接着是刻蚀工艺。备选地或者附加地，光刻胶也可以用于图形化硬掩膜，硬掩膜又可以用于图形化下面的膜。

[0027] 贯穿本说明书对在半导体制造领域已知的用于选择性去除多晶硅、氮化硅、二氧化硅、金属、光刻胶、聚酰亚胺或者类似材料的传统刻蚀技术的引用包括比如湿法化学刻蚀、反应离子(等离子体)刻蚀(RIE)、洗涤、湿法清洗、预清洗、喷洗、化学机械平坦化(CMP)等这样的工艺。这里参考这些工艺的示例描述特定实施例。然而，本公开和对某些沉积技术的引用不应当被限制到所描述的这些。在一些实例中，两种这样的技术可以互换。例如，去除光刻胶可以使用将样品浸入湿化学浴中，或者备选地，直接喷涂湿化学剂到样品上。

[0028] 这里参考已经生产的晶体管器件和晶体管版图的示例描述特定实施例。然而，本公开和对特定材料、尺寸以及加工步骤的细节和次序的引用是示例性的，并且不应当被限制到所示的这些。

[0029] 在附图中，相同的附图标记表示相似的特征或者元件。附图中特征的尺寸和相对位置不一定按照比例绘制。贯穿本说明书，无论在哪里使用附图标记Xa和Xb，它们都分别描述在NFET和PFET器件内的共同结构X。因此，附图标记51表示晶体管栅极，51a表示NFET器件的栅极而51b表示PFET器件的栅极。

[0030] 图1示出了根据第一实施例的可以用于产生具有部分凹陷的栅极的FET器件的方法10的加工步骤的高级序列。这里所描述的示例性器件并入外延生长的沟道，且具有抬升的掺杂的源极和漏极区域。利用这些特征，部分凹陷的栅极FET器件可以具有与短沟道器件可比的性能，而无需经历非期望的短沟道效应，因而增强器件的可靠性。

[0031] 在12，掺杂衬底以产生源极和漏极区域，该源极和漏极区域作为晶体管的电荷储存库。

[0032] 在14，将用于部分凹陷的栅极区域的开口形成于掺杂的源极和漏极区域之间，并且延伸至其中。

[0033] 在16，通过在源极和漏极区域之间形成平面外延沟道，并且通过沉积包括与平面外延沟道相接触的栅极电介质和金属栅极的栅极堆叠，填充部分凹陷的栅极区域。

[0034] 在18，利用作为间隔物的氮化硅层，在三个侧面上包封栅极。

[0035] 在20，抬升源极和漏极区域，沉积绝缘材料，并且制作到源极、漏极和栅极端子的接触。

[0036] 图2A根据一个实施例进一步详细地描述了工艺步骤12，作为可以用于如图2B和2C所示通过离子注入来掺杂NFET和PFET器件的源极和漏极区域的一系列步骤22至32。该加工步骤的序列以包括掩埋氧化层(BOX)23和有源区21的硅衬底20开始。这是典型的起始材料，可作为用于制造绝缘体上硅(SOI)器件的SOI晶片广泛购得。在一个实施例中，SOI晶片的类型是超薄体和掩埋氧化物(UTBB)晶片，具有约25nm的优选的厚度，并且有源区的厚度期望是约7nm。

[0037] 隔离区域25是在将要制作N型和P型器件的区域之间预先形成的，以便使用众所周知的步骤在物理上和电气上划定相邻的NFET和PFET器件。例如，使用对于半导体制造领域技术人员已知的传统的光刻和反应离子刻蚀(RIE)技术图形化隔离沟槽，以便向下延伸进入硅衬底20。然后利用绝缘材料29填充隔离区域25，绝缘材料29通常是一种二氧化硅(SiO2)。有时隔离区域25被称为浅沟槽隔离(STI)，虽然沟槽的纵横比(深度：宽度)可能不与术语“浅”相一致。例如，在这里所描述的实施例中，STI的深度在约10-200nm的范围内。STI填充操作可以根据已知的等离子体沉积技术实现。一些STI区域将NFET和PFET器件与周围类似的器件电绝缘，而像隔离区域25的其他隔离区域将NFET和PFET器件彼此绝缘。隔离区域25可以包括例如由二氧化硅或者氮化硅的层制成的隔离垫衬31。为后续在工艺中提供抬升的源极和漏极，可以形成隔离区域25使得稍微地延伸到有源区21的表面上方。

[0038] 在22，第一硬掩膜层27被毯式沉积(blanket deposition)到有源区21上。第一硬掩膜层27可以由氮化硅制成，具有在约5-60nm的范围内的厚度。在沉积硬掩膜层27之前，可以首先在层21上形成焊盘氧化物，如本领域已知的那样。

[0039] 在24，使用传统的光刻图形化第一硬掩膜层27，使得覆盖在其中将形成栅极的区域中的有源区域21。因此，第一硬掩膜作为牺牲性的虚拟栅极，而传统的工艺在制造工艺的该步骤通常形成真实栅极。

[0040] 在26，用光刻胶掩膜阻挡隔离区域25右侧的PFET区域，同时通过传统的离子注入将N型掺杂物注入到隔离区域25左侧的NFET区域。

[0041] 在28，执行第一源极/漏极注入，以引入比如磷或砷的负离子到硅有源区21中，产生掺杂的源极和漏极区域39。第一源极/漏极注入发生在大体上垂直于有源区21的表面的向下方向。在第一源极/漏极注入的过程中负离子的穿透深度受BOX层23的深度限制，BOX层23的深度通常如标准SOI或者UTBB类型SOI晶片的制造商所提供的在约1-180nm的范围内。
这种BOX层23的厚度本身是在约1-100nm的范围内。

[0042] 在30，通过在相对于有源区21的表面稍微斜的方向上注入正离子，来执行第二注入，本领域技术人员称之为晕环注入。在一个实施例中，以相对于有源区21表面的法线约5-10度范围内的倾斜角实现晕环注入，从而正离子的晕环在N+区域的内部尖端附近形成。在晕环注入之后，在超过1000度的温度下退火用于形成期望的掺杂分布33a和33b、激活掺杂物离子以及修复对周围衬底的晶体结构的损伤。源极/漏极注入和晕环注入的顺序可以更换，从而晕环注入首先发生。

[0043] 在退火步骤之后，在有源区21的表面处的掺杂分布33被短距离35分开，已知短距离35在已完成的晶体管中影响上文所描述的非期望的短沟道效应。在这里所描述的实施例中，如下文所述修改短距离35以减轻该短沟道效应。

[0044] 在预计到与将形成沟道的有源区21的源极/漏极界面的最终形状的情况下，可以选择掺杂分布33。众所周知，源极/漏极注入通常具有轻掺杂漏极(LDD)区域。此外，依赖于期望的掺杂分布和导电性质，使用各种注入深度和剂量，包括磷和砷的组合。如本文稍后所解释的，依赖于在步骤40执行的至如本文稍后所解释的深度41的刻蚀的深度，沟道区域(见图6B至图6D的43a和43b)将被置于相对于掺杂分布33特定的深度处。在进行源极/漏极注入的时候，如本文稍后所解释的，选择掺杂分布以获得基于深度41的期望的端部掺杂分布。

[0045] 在32，去除光刻胶掩膜。

[0046] 然后重复步骤26-32以执行P源极和漏极注入，在该过程中在隔离区域左侧的N型区域被掩蔽。例如，可以使用硼离子执行第一和第二P型源极/漏极注入。

[0047] 在另一实施例中，如本领域所公知的，可以通过外延方法而不通过离子注入，来形成具有掺杂分布33的源极和漏极区域。该方法涉及使用对第一硬掩膜27具有选择性的各向同性刻蚀来刻蚀硅有源区21，并且然后用外延生长的掺杂膜填充经刻蚀的区域。在该方法中，在外延生长的工艺期间原位引入掺杂物。因此，避免了对晶体结构的机械损伤，而在离子注入中将另外发生这种对晶体结构的机械损伤。因此，在外延形成掺杂的源极和漏极区域之后不需要退火步骤。

[0048] 用于形成外延N型源极和漏极区域的材料可以包括，例如，由砷(As)或磷(P)原位掺杂的碳化硅(SiC)，其中碳浓度在约0.25％到1％的范围内。用于形成外延P型源极和漏极区域的材料可以包括，例如，由硼(B)原位掺杂的硅锗(SiGe)。形成源极和漏极区域的外延方法的优点是在N型器件中的掺杂的SiC源极和漏极弛豫了晶体结构，在沟道区域53引起了张应力，由此增加了NFET工作时的电子迁移率。类似地，在P型器件中的掺杂SiGe源极和漏极在沟道区域53引起压应力，由此增加PFET工作时的空穴迁移率。

[0049] 图3A根据一个实施例进一步详细地描述了工艺步骤14，作为可以用于形成如图3B至图3D所示的部分凹陷的栅极区域的一系列步骤34至40。

[0050] 在34，在第一硬掩膜层27之上共形地沉积第二硬掩膜37，以占据在虚拟栅极结构之间的空间。例如，第二硬掩膜层37可以由二氧化硅或者多晶硅制成或者可以由可以承受后续通过反应离子刻蚀工艺去除第一硬掩膜层27的任何绝缘材料制成。

[0051] 在36，通过传统的化学机械平坦化(CMP)步骤对第二硬掩膜37进行平坦化，该平坦化在第一硬掩膜层27上停止。

[0052] 在38，通过选择性刻蚀氮化硅去除第一硬掩膜27，而不去除是氧化物的第二硬掩膜37。可以使用在等离子体刻蚀机中执行的RIE工艺实现该选择性栅极刻蚀。

[0053] 在40，通过在有源区21的表面之下刻蚀来执行凹陷栅极刻蚀工艺，以便产生延伸进入掺杂源极和漏极区域39的部分凹陷的栅极区域53。部分凹陷的栅极区域53将容纳在后续工艺步骤中形成的包括外延沟道、栅极电介质和金属栅极的栅极堆叠。通过刻蚀第二硬掩膜37以形成用于部分凹陷的栅极区域53的开口，该开口用于连续地沉积栅极堆叠组件。这种组成栅极堆叠的组件膜将自动地被自对准并且相对于源极和漏极区域39居中。

[0054] 可以使用先进工艺控制(APC)方案定位用于产生凹陷栅极的刻蚀工艺的深度，其中，例如在离子注入加工步骤28和30期间收集的掺杂物分布数据被转交给控制反应离子刻蚀(RIE)设备的控制器。刻蚀化学剂将是为均匀地刻蚀硅而选定的，该刻蚀在本领域内众所周知。在使用外延沉积而不是离子注入形成源极和漏极区域的备选实施例中，使用计量学设备在外延生长之前测量刻蚀分布的深度，可以获得掺杂物分布33a和33b。使用APC，可以在逐批量的基础上针对刻蚀工艺设置定制化的目标深度，其中目标深度基于离子注入的数据。以这种方式，可以调整部分凹陷的栅极区域53的刻蚀分布以匹配掺杂分布33。可以对定时的刻蚀工艺进行这种调整以引导凹陷深度的形成，使得凹陷期望地延伸到硅的表面之下，但不在晕环注入的下边界之下。在一个示例中，在一些实施例中，凹陷深度41期望地在约5-10nm的范围内。

[0055] 备选地，可以对栅极刻蚀工艺进行原位终点化(endpoint)，以便在刻蚀工艺过程中当探测到材料从N型和P型源极和漏极区域释放出来时停止。如果需要，在终点探测之后则可以执行过刻蚀以实现期望的凹陷深度41。

[0056] 形成部分凹陷的栅极区域53，如图3D所示，有助于通过降低进入晕环注入之间的区域的栅极结构来减少短沟道效应。因此选择注入分布使得电荷更不可能在源极和漏极区域39的尖端之间泄露而引起短路。通过调整凹陷深度41，晕环注入分布被除了直接调整注入步骤之外的控制和调整凹陷刻蚀进一步优化。

[0057] 需要说明的是，上文所描述的用于形成部分凹陷的栅极MOSFET晶体管的工艺序列是以与传统MOSFET制造工艺相反的顺序执行的。在传统的MOSFET制造工艺中，首先在衬底的表面上方形成栅极，用作源极和漏极区域注入过程中的掩膜。然而，根据本方案，首先形成源极和漏极区域，并且然后源极和漏极分布可以用于引导凹陷栅极结构的形成。这样的工艺序列在Zhang等人的题为“Recessed Gate Field Effect Transistor”的于2012年12月13日公开的美国专利申请公开2012/0313144之中已有描述。

[0058] 凹陷深度41也可以用于调节晶体管的各种电学特性。在一个示例中，如果不同的凹陷深度41为不同的器件类型所需要，使用附加的一组掩膜，可以为PFET和NFET器件单独地调节栅极刻蚀。

[0059] 在第二示例中，可以通过更改栅极结构相对于源极和漏极区域的下角落的位置来调节栅极至源极/漏极电容。随着凹陷深度41的增加，栅极将与或多或少的掺杂源极和漏极区域重叠，依赖于栅极区域53的下边界沿着倾斜的分布33与掺杂区域39交叉的地方。更陡峭的凹陷深度41将会引起更少的重叠电容。

[0060] 在第三示例中，工作在低阈值电压下的低功率晶体管可以使用更薄的栅极电介质或者不同的栅极电介质材料。该器件可以通过定位比用于更高功率的器件更浅的凹陷深度41来制造。

[0061] 需要说明的是，图4A至图6B基于如图3D所示的凹陷深度41，该凹陷深度足够深以产生凹陷沟道43，但是没有深到使得栅极电介质层45凹陷在有源区21的表面之下。图6B示出了已完成的部分凹陷栅极晶体管，对应于图3D所示的凹陷深度。下面的图6C和图6D示出了已完成的部分凹陷栅极晶体管的其他示例，对应于足够深以引起栅极电介质和金属栅极的一部分凹陷到有源区21的表面之下的凹陷深度。

[0062] 图4A根据一个实施例将工艺步骤16进一步详细地描述为可以用于填充如图4B所示的部分凹陷栅极区域53的一系列步骤42至52。

[0063] 在42，进行选择性地外延生长硅和硅锗(SiGe)以分别形成N型和P型器件的平面外延沟道区域43a和43b。外延生长是本领域技术人员众所周知的沉积技术，其中原子被添加到当前衬底的晶体结构以形成连续的晶格。外延沟道区域43沿着部分凹陷栅极区域53的下边界在将要形成晶体管栅极的区域之下形成。外延沟道区域43期望是约5-50nm厚。外延沟道区域43的特征在于，改善的载流子迁移率，这补偿了短沟道的缺失，以提供可比的开关速度，而不引起非期望的短沟道效应。由于外延沉积工艺的本质，外延沟道内的耗尽区的形状是大体上规则且平坦的，而不像其他晶体管沟道具有可以是锥形、非对称或其它不规则的耗尽区。

[0064] 在44，栅极电介质45形成于外延沟道区域43的顶部上，覆盖部分凹陷栅极区域53的侧壁。由于将在一些实施例中使用金属栅极，在该实施例中栅极电介质45将是高k电介质。在其他情况下，栅极电介质可能是标准的电介质，比如SiO2。虽然高k电介质对于金属栅极是有用的，但是它具有增加栅极导通电容的缺点。如本文稍后所解释的，该效应在一些实施例中被降低。高k栅极电介质45可以共形地生长为氧化物，例如，氧化铪(HfO2)、氧化铝(Al2O3)、或五氧化二钽(Ta2O5)。高k栅极电介质45的介电常数期望大于约4.0并且通常在约15至25的范围内。高k栅极电介质45的厚度期望在约2nm至20nm的范围内。

[0065] 在46，掩蔽NFET，并且在PFET器件上生长功函数材料。功函数材料可以由例如氮化钛(TiN)、钛碳(TiC)或钛钨(TiW)制成。在其他实施例中，功函数材料也生长在NFET器件上。

[0066] 在50，形成金属栅极51a和51b。首先，在部分凹陷的栅极区域53中生长阻挡籽晶层以容纳后续金属栅极的形成。阻挡籽晶层形成针对金属原子扩散进入栅极电介质的阻挡，以防止栅极电介质的污染。阻挡籽晶层材料依赖于栅极材料。例如，如果用于形成栅极的体金属是铝，则阻挡籽晶层材料可以是钛(Ti)、氮化钛(TiN)或者碳化钛(TiC)；如果栅极材料是钨(W)，则阻挡籽晶材料可以是钛钨(TiW)；以及如果栅极材料是铜(Cu)，则阻挡籽晶材料可以是钽(Ta)或氮化钽(TaN)。阻挡籽晶层的厚度在约1-10nm厚的范围内，但期望地少于约8nm厚。在一些实施例中，阻挡籽晶层可以是多层堆叠，包括例如1nm TiN在5nm TiC上在1nm TiN上。然后，沉积体金属材料以完成晶体管栅极堆叠的形成。如上文所提到的，用于体金属栅极的合适的材料包括铝、铜、或钨、银、铜等，以及它们的合金及其组合。

[0067] 在52，使用传统的CMP工艺抛光金属栅极51，在第二硬掩膜37之上停止以形成平坦的顶部表面。

[0068] 图5A根据一个实施例更加详细地描述了工艺步骤18，作为可以用于包封如图5B、图5C和图5D所示的多层栅极结构的一系列步骤54-58。

[0069] 在54，通过进行例如等离子体刻蚀步骤，选择性地去除第二硬掩膜37。然后，将去除在栅极侧壁上的高k栅极电介质45。在该阶段，至少两个额外的选择是可行的。在第一实施例中，以仔细地定时刻蚀的方式实现栅极电介质45的去除，以仅去除栅极电介质45的侧壁部分而不从底部切除栅极电介质45在栅极51之下的任何部分。在该实施例中，栅极电介质45具有和相应的栅极51a或51b相同的占位，并且栅极的侧面大体上平行于栅极电介质的侧面。

[0070] 在另一备选实施例中，在步骤54选择性地去除栅极电介质45的时候，刻蚀操作被充分执行以稍微从底部切除栅极51以留下用于栅极金属本身的底切区域47。可以根据期望的距离来选择底切的量以实现这里所解释的选定的晶体管性质。在该实施例中，刻蚀导致如图5B所示的栅极分布，其中栅极堆叠的侧壁被暴露。在NFET器件的情况下，阻挡籽晶层暴露在侧壁之上，而功函数材料暴露在PFET器件的侧壁之上。

[0071] 在56，例如由氮化硅(SiN)制成的封料55被毯式沉积到金属栅极结构以及源极和漏极区域39之上。形成封料55来代替传统的间隔物。封料也将填充栅极51之下的底切区域，在金属栅极的角落与掺杂的源极和漏极区域之间产生氮化硅脚(foot)49。该脚有效地使封料凹陷，从而封料协助将栅极与源极和漏极绝缘。氮化硅脚的深度和形状随着所产生的凹陷的量变化。在电荷将倾向于在晶体管工作期间聚集的金属栅极的角落处这是特别需要的。因此，封料材料的凹陷脚49可以保护防止金属电极角落处的栅极电介质击穿。

[0072] 可以调整封料55形成期间的工艺条件，以便在金属区域上方而不是硅表面上形成更厚的层。后续的毯式刻蚀则从源极和漏极区域去除封料55，同时保留封料55覆盖栅极结构的部分，如图5D所示，其中产生的封料区域55a和55b的形状大体上是梯形的。封料刻蚀工艺可以是两步操作，涉及反应离子刻蚀(RIE)，接着是湿法刻蚀和/或湿法清洗步骤，以从硅表面去除残余的SiN。完成的封料区域55a和55b执行在传统的器件中氮化硅间隔物将执行的功能，而不需要另一掩膜层。

[0073] 封料55的另一优点是，侧壁去除和后续栅极结构的包封在栅极的外围区域处已经用具有相对低的约7.5的介电常数k1的SiN有效地替代了具有约25的介电常数K0的高k侧壁材料，同时在中心区域留下高k电介质材料。因此，在栅极51的下角落与源极和漏极区域39之间的区域中，栅极至源极/漏极电容C＝kεA/d，相比于例如美国专利公开No.2012/0313144中所描述的具有完全凹陷栅极的FET的栅极至源极/漏极电容，降低了与k1/k0成比例的因子，即大于三的因子。从栅极51的侧壁去除高k栅极电介质45并且使用封料55因此是本文所描述的制造方法的这些实施例的显著优点。

[0074] 在58，可以在如图5E所示的FET的顶部上形成厚绝缘体57，例如具有约100nm厚度的氧化物。然后使用CMP抛光绝缘体57。在一些实施例中，SiN封料55用作抛光停止层，而在其他实施例中，层57被平坦化但仍然覆盖如图5E所示的所有层。

[0075] 图6A根据一个实施例更加详细地描述了工艺步骤20，作为可以用于形成至如图6B所示的部分凹陷栅极晶体管的接触的一系列步骤60、62、64、66、68。

[0076] 在60，在绝缘体57中开接触孔。

[0077] 在62，通过从N+和P+源极/漏极区域分别生长掺杂的外延层59a和59b来抬升源极和漏极区域。抬升的源极和漏极掺杂外延层59a和59b在外延操作过程中被原位掺杂。执行第一外延生长工艺，将比如硼的正掺杂物并入到外延生长的硅锗(SiGe)膜中。第一外延掺杂工艺形成P掺杂外延层59b。在P掺杂外延层59b中的正掺杂物的浓度是约2.0E21原子/cm3。执行第二外延层生长工艺，将比如磷和砷的负掺杂物并入到外延生长的硅膜中。第二外延生长掺杂工艺形成N掺杂外延层59a。在N掺杂外延层59a中的负掺杂物的浓度也是约2.0E21原子/cm3。

[0078] 在64，通过例如使用等离子体气相沉积(PVD)工艺共形地沉积薄金属层，来形成金属硅化物层61，以对接触孔进行加衬。所沉积的薄金属层与提升的源极和漏极区域中的掺杂硅接触，并且与掺杂硅化学反应以形成金属硅化物化合物。通过薄金属层和二氧化硅层间电介质57的硅组分之间的化学反应，在接触孔的侧面上也形成金属硅化物层61。用于金属硅化物层61的材料可以包括钛、氮化钛、铂和镍。金属硅化物层61降低在抬升的源极/漏极边界处的接触电阻，并且因此金属硅化物层61的电学性质直接影响器件性能。金属硅化物61的性质很大部分决定表征与抬升的源极/漏极59的结的接触电阻。金属硅化物61的性质受所沉积的金属类型、在提升的源极/漏极中使用的掺杂物的类型、掺杂浓度以及总体的膜质量影响。金属硅化物61的厚度期望地在约1-20nm的范围内，其中膜的厚度目标是10-20nm。

[0079] 在66，利用体金属填充接触孔以形成到FET的源极和漏极端子的接触63。可以在与这里截面视图所示不同的垂直平面内制作到栅极端子的类似的接触。用于金属接触63的合适的材料包括铝、铜、钨、银、金等，以及它们的合金及其组合。

[0080] 在68，使用传统的金属CMP工艺抛光金属接触，在绝缘体57上停止。

[0081] 在图6B所示的部分凹陷栅极晶体管的最终结构的一个实施例中，外延沟道43凹陷在硅的有源区21的表面之下，同时高k栅极电介质45保留在硅的有源区21的顶表面之上。即，沟道区域43a和43b的顶部与衬底层21的顶部持平。

[0082] 通过对凹陷深度41做出调整，可以改变栅极结构凹陷的量以便引起差不多同样的高k栅极电介质45、功函数材料、阻挡籽晶层和金属栅极51被凹陷，只要凹陷深度没有大到使得金属栅极51完全凹陷在硅的有源区21的表面之下。图6C和图6D示出了完成的部分凹陷栅极晶体管的两个这种示例，其中开口53的凹陷深度41比用于产生图6B所示的晶体管的凹陷深度更大。例如，在图6C中，选择凹陷深度41使得引起沟道和栅极电介质凹陷到有源区21的表面之下。例如，在图6D中，选择凹陷深度41使得引起沟道、栅极电介质和大约一半栅极厚度凹陷到有源区21的表面之下。需要说明的是，在图6C和图6D中，氮化硅脚49的分布包括来自额外的凹陷深度的台阶。对于更深的凹陷，如果封料不能完全填充台阶，在栅极51和源极和漏极区域39之间的部分空洞将仍然用来降低栅极至源极/漏极的电容。因此，在一些实施例中，层55可能不填充栅极51之下的底切，而是相反形成空洞或者空隙。在一些实施例中这是可以接受的，因为在外围区域中具有的这种空洞或者空隙是可以接受的栅极电介质。

[0083] 如上文所解释，源极/漏极区域39a和39b处的掺杂分布是已知将要形成的部分凹陷栅极所到达的深度而预先选择的。例如，如果已知部分凹陷栅极将要显著地凹陷使得栅极的中心部分与衬底层21的顶部大致对齐，则要在注入过程中选择具有合适的晕环注入位置的源极/漏极区域的掺杂分布以实现期望的缓变结，例如，LDD类型。基于此，确定沟道和栅极的最终位置。因此，基于将要形成的部分凹陷栅极所到达的期望的厚度，可以定制地选择源极/漏极区域相对于沟道和栅极的性质。在示出的实施例中，示出了各种不同的分布用于不同深度的部分凹陷栅极的形成，并且将要认识到这些掺杂分布中任何一个可以用于任何栅极深度，不论具有图6B所示类型的缓变LDD注入，还是图6C所示类型的更加突变的边缘，或者图6D所示的弯曲区域。通过在如本文所解释的以及图2C所示的步骤28中执行的合适的注入，这些掺杂分布的任意一个可以用于任一深度。

[0084] 上文所描述的各种实施例可以组合以提供进一步的实施例。在本说明书提及的和/或在申请数据表中列出的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利公开在此通过引用整体并入本文。实施例的各个方面可以被修改，如果需要使用各种专利、申请和公开的概念以提供更进一步的实施例。

[0085] 将要认识到的是，虽然这里以示例的目的描述本公开的特定实施例，但是可以在不偏离本公开的精神和范围的情况下做出各种修改。因此，本公开除了受所附的权利要求限制之外不受限制。

[0086] 可以根据上文详细的描述做出这些和其他改变。通常，在下面的权利要求中，所使用的术语不应当被解释为将权利要求限制于说明书和权利要求所公开的特定实施例，而是应该被理解为包括所有可能的实施例，以及这些权利要求对其拥有权利的等同方案的全部范围。因此，权利要求不受本公开所限制。