半导体装置

摘要

本发明公开了一种半导体装置，包括整流器、晶体管增强电流路径以及开关电路。整流器耦接于电路接地点与端点之间，端点用以耦接至外部电路；晶体管增强电流路径耦接至整流器；开关电路耦接至晶体管增强电流路径，并耦接于端点以及电路接地点之间。开关电路用以在正常操作期间关闭晶体管增强电流路径，并当静电放电(electrostatic discharge)发生于端点时，开启晶体管增强电流路径。

权利要求

1.一种半导体装置，包括：

一整流器，耦接于一电路接地点与一端点之间，该端点用以耦接至一外部电路；

一晶体管增强型电流路径(transistor-enhanced current path)，耦接至该整流器；

以及

一开关电路，耦接至该晶体管增强型电流路径，并耦接于该端点以及该电路接地点之间，该开关电路用以：在正常操作期间关闭该晶体管增强型电流路径；以及当一静电放电(electrostatic discharge)发生于该端点时，开启该晶体管增强型电流路径。

2.根据权利要求1所述的半导体装置，其中该整流器包括：一本征PNP双极结晶体管(bipolar-junction transistor,BJT)，该本征PNP双极结晶体管的一射极电性耦接至该端点；以及一本征NPN双极结晶体管，该本征NPN双极结晶体管的一集极电性耦接至该本征PNP双极结晶体管的一基极以及该端点至少其中之一，该本征NPN双极结晶体管的一基极电性耦接至该本征PNP双极结晶体管的一集极，且该本征NPN双极结晶体管的一射极电性耦接至该电路接地点；

其中该开关电路包括：

一N通道场效晶体管(field-effect transistor,FET)；

一开关电路电阻，该N通道场效晶体管的一栅极透过该开关电路电阻耦接至该电路接地点；以及一开关电路电容，该N通道场效晶体管的该栅极透过该开关电路电容耦接至该端点。

3.根据权利要求2所述的半导体装置，其中：该晶体管增强型电流路径包括一旁通PNP双极结晶体管；

该旁通PNP双极结晶体管的一射极电性耦接至该本征NPN双极结晶体管的该集极；

该旁通PNP双极结晶体管的一基极电性耦接至该N通道场效晶体管的一漏极；以及该旁通PNP双极结晶体管的一集极电性耦接至该N通道场效晶体管的一源极；该旁通PNP双极结晶体管的该集极更电性耦接至该电路接地点或该本征NPN双极结晶体管的该基极。

4.根据权利要求3所述的半导体装置，更包括：一漏电流控制部，包括一漏电流控制电阻，该漏电流控制电阻电性耦接于该端点以及该旁通PNP双极结晶体管的该基极之间。

5.根据权利要求4所述的半导体装置，其中:该漏电流控制部更包括一P通道场效晶体管；

该P通道场效晶体管的一源极电性耦接至该端点；

该P通道场效晶体管的一漏极电性耦接至该本征NPN双极结晶体管的该集极；以及该P通道场效晶体管的一栅极电性耦接至该N通道场效晶体管的该栅极。

6.根据权利要求2所述的半导体装置，其中：该晶体管增强型电流路径包括一达林顿结构(Darlington structure)，该达林顿结构包括多级，各该级包括一旁通PNP双极结晶体管；

该达林顿结构的一第一级中的该旁通PNP双极结晶体管的一射极电性耦接至该本征NPN双极结晶体管的该集极；

该达林顿结构的一最后一级中的该旁通PNP双极结晶体管的一基极电性耦接至该N通道场效晶体管的一漏极；以及该达林顿结构的该最后一级中的该旁通PNP双极结晶体管的一集极电性耦接至该N通道场效晶体管的一源极；

其中，该些旁通PNP双极结晶体管的集极更电性耦接至该电路接地点或该本征NPN双极结晶体管的该基极。

7.根据权利要求6所述的半导体装置，更包括：一漏电流控制部，包括多个漏电流控制电阻，各该漏电流控制电阻电性耦接于该端点与该些旁通PNP双极结晶体管之一的一基极之间。

8.根据权利要求2所述的半导体装置，其中：该整流器的至少一部份是形成于一基板的一第一部份；

该晶体管增强型电流路径的至少一部份是形成于该基板的一第二部份；

该开关电路的至少一部份是形成于该基板的一第三部份；

其中：

该第一部份包括一P型阱以及一N型阱，该P型阱作为该本征NPN双极结晶体管的该基极以及该本征PNP双极结晶体管的该集极，该N型阱作为该本征NPN双极结晶体管的该集极以及该本征PNP双极结晶体管的该基极；

该本征PNP双极结晶体管的该射极包括一第一重掺杂P型区域，该第一重掺杂P型区域形成于该N型阱中；以及该本征NPN双极结晶体管的该射极包括一第一重掺杂N型区域，该第一重掺杂N型区域形成于该P型阱中；

该半导体装置进一步包括：

一第二重掺杂P型区域，该第二重掺杂P型区域形成于该P型阱中，并电性耦接至该电路接地点；以及一第二重掺杂N型区域，该第二重掺杂N型区域形成于该N型阱中，并电性耦接至该端点。

9.根据权利要求8所述的半导体装置，其中该第二重掺杂N型区域是环绕该第一重掺杂P型区域。

10.根据权利要求8所述的半导体装置，更包括：一环状N型阱，该环状N型阱环绕该第一部份、该第二部份以及第三部份；以及一环状重掺杂N型区域，该环状重掺杂N型区域形成于该环状N型阱之中。

说明书

半导体装置

技术领域

[0001] 本发明涉及一种半导体装置，尤其是一种包括用于静电放电(electrostatic discharge，ESD)防护的硅控整流器(silicon-controlled rectifier，SCR)结构的半导体装置。

背景技术

[0002] 静电放电(electrostatic discharge，ESD)是一种日常生活中经常发生的自然现象。ESD可在短时间内产生大量电流。当短时间内由ESD所产生的大量电流流经集成电路，将可能产生超过集成电路所能承受的功率消耗，进而造成集成电路损坏，并可能使电路发生错误。实际上，ESD已经成为集成电路在制造及使用时，造成其故障的主要原因之一。

[0003] 一种减轻或防止ESD造成损害的方法是利用ESD保护装置或电路以保护集成电路。硅控整流器(silicon-controlled rectifier，SCR)因为具备大电流承受能力以及小布局面积，故其为适用于ESD保护的其中一种装置。然而，传统的SCR具有一需缺点，像是高触发电压(Vtr，高于SCR启动时的电压)、低维持电压(Vh，低于SCR关闭时的电压)、以及缓慢的开启速度。

[0004] 最近，一种二极管触发SCR(DTSCR)被发展了出来以作为传统SCR的替代。相较于传统SCR，DTSCR可以相对较快的速度开启。然而，DTSCR可能只使用相对低的操作电压，例如低于约1.5伏特的操作电压。

发明内容

[0005] 依据本发明，是提出一种半导体装置，包括整流器、晶体管增强电流路径以及开关电路。整流器耦接于电路接地点与端点之间，端点用以耦接至外部电路；晶体管增强电流路径耦接至整流器；开关电路耦接至晶体管增强电流路径，并耦接于端点以及电路接地点之间。开关电路用以在正常操作期间关闭晶体管增强电流路径，并当静电放电(electrostatic discharge)发生于端点时，开启晶体管增强电流路径。

[0006] 本发明的特征及优点部份将陈述于以下的说明，部份则可从本发明明显得知，或通过实施本发明而或得。此些特征及优点将通过随附权利要求范围中所特别指出的元件及组合而被实现及达成。

[0007] 可以理解的是，前述的一般性叙述以及底下的细节描述仅是作为例示及说明，并不用以限制本发明。

[0008] 为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

[0009] 【图式简单说明】

[0010] 图1A及图1B概要地绘示依据一例示实施例的半导体装置。

[0011] 图2A及图2B概要地绘示依据一例示实施例的半导体装置。

[0012] 图3A及图3B概要地绘示依据一例示实施例的半导体装置。

[0013] 图4A至图4E概要地绘示依据一例示实施例的半导体装置。

[0014] 图5A及图5B概要地绘示依据一例示实施例的半导体装置。

[0015] 图6分别绘示针对不具晶体管增强电流路径的半导体装置以及具有晶体管增强电流路径的半导体装置的电流-电压曲线。

[0016] 图7分别绘示不具漏电流控制的半导体装置以及具漏电流控制的半导体装置的漏电流。

[0017] 【符号说明】

[0018] 100、200、300、400、500：半导体装置

[0019] 102：SCR

[0020] 104：晶体管增强电流路径

[0021] 106：ESD事件开关

[0022] 108：漏电流控制部

[0023] 110：端点

[0024] 112：电路接地点

[0025] 114：本质PNP BJT

[0026] 114-1：射极

[0027] 114-2：基极

[0028] 114-3：集极

[0029] 116：本质NPN BJT

[0030] 116-1：集极

[0031] 116-2：基极

[0032] 116-3：射极

[0033] 118：N型阱寄生电阻

[0034] 120：P型阱寄生电阻

[0035] 122：PNP BJT

[0036] 122-1：射极

[0037] 122-2：基极

[0038] 122-3：集极

[0039] 124：N通道FET

[0040] 124-1：漏极

[0041] 124-2：栅极

[0042] 124-3：源极

[0043] 124-4：基极

[0044] 126：电容

[0045] 128：电阻

[0046] 130：电阻

[0047] 132：基板

[0048] 132-1：第一部份

[0049] 132-2：第二部份

[0050] 132-3：第三部份

[0051] 134：N型阱

[0052] 136：P型阱

[0053] 138：N型重掺杂区域

[0054] 138’：环状N+区域

[0055] 140：P型重掺杂区域

[0056] 142：P+区域

[0057] 144：N+区域

[0058] 146：N型阱

[0059] 148：P型阱

[0060] 150：P+区域

[0061] 152、154、156：N+区域

[0062] 158：重掺杂多晶硅层

[0063] 160：P+区域

[0064] 161：N+区域

[0065] 162、164、166：电性连接

[0066] 302：P通道FET

[0067] 302-1：漏极

[0068] 302-2：栅极

[0069] 302-3：源极

[0070] 402：环状N型阱

[0071] 404：环状N+区域

[0072] 406：绝缘层

[0073] 502：晶体管增强电流路径

[0074] 504、506、508：PNP BJT

[0075] 510：漏电流控制部

[0076] 512、514、516：漏电流控制电阻

[0077] 518、520、522：N型阱

[0078] 524、526、528：P+区域

[0079] 530、532、534：N+区域

[0080] 536、538、540、542：电性连接

具体实施方式

[0081] 本发明实施例包括一种半导体装置，其具有用于静电放电(electrostatic discharge，ESD)防护的硅控整流器(silicon-controlled rectifier，SCR)结构的半导体装置。

[0082] 以下，本发明实施例将辅以图式作说明。在任何可能的情况下，图式中相同的元件符号是代表相同或相似的部份。

[0083] 硅控整流器(silicon-controlled rectifier，SCR)是一种可用于ESD防护的装置。如此处所采用，SCR具有彼此相邻的N型阱以及P型阱。P型重掺杂区域以及N型重掺杂区域分别形成于N型阱以及P型阱之中。因此，SCR的基本结构包括PNPN结构，当中P+区域、N型阱以及P型阱形成本质PNP晶体管，而N型阱、P型阱以及N+区域形成本质NPN晶体管。

[0084] 在操作上，SCR通常与所欲保护的外部电路并联。依据一种用以连接SCR与所欲保护的外部电路的典型配置，SCR的阳极被连接至外部电路中可能发生ESD之处。SCR的阴极被连接至电路的地端(ground)，其亦可是外部电路的地端。当没有ESD发生时，SCR处于高电阻状态，使得SCR无法干涉外部电路的操作。当ESD发生时，ESD在SCR的阳极产生过多的电荷，使得施加于SCR阳极的电压上升。当施加于SCR的电压变得高于SCR的触发电压Vtr，由N型阱与P型阱所形成的N-P结发生雪崩溃崩(avalanche breakdown)。由溃崩所产生的电流会开启本质PNP晶体管或本质NPN晶体管其中之一。接着本质PNP晶体管与本质NPN晶体管两者皆会变成饱和状态。如此一来，SCR会进入低电阻状态(也就是被开启)，并开始传导由ESD所产生的过量电荷的主要部分。因此，被保护的外部电路只需承受一小部分的ESD电荷，因而免于受到损害。在SCR进入低电阻状态并且传导ESD电荷之后，施加于SCR上的电压降低。当施加于SCR上的电压变得低于SCR的维持电压Vh，SCR关闭。

[0085] 在本发明实施例的一种用于ESD防护的半导体装置中，一晶体管增强(transistor-enhanced)电流路径、一ESD事件开关以及一漏电流控制部被耦接至SCR，以改善ESD防护的效能。晶体管增强电流路径可帮助降低触发电压Vtr，使得少数的严重ESD事件可触发半导体装置，进而降低外部电路被ESD损害的风险。当ESD事件发生时，ESD事件开关开启晶体管增强电流路径，以避免在正常操作过程中，突然触发SCR以及晶体管增强电流路径。此外，漏电流控制部可帮助在正常操作过程中减少漏电流，以减轻对外部电路性能以及功率消耗的冲击。

[0086] 图1A及图1B概要地绘示本发明实施例的半导体装置100的一例。图1A绘示半导体装置100的电路图，而图1B绘示半导体装置100的一部份布局。

[0087] 半导体装置100包括SCR102、耦接至SCR102的晶体管增强电流路径104、耦接至晶体管增强电流路径104的ESD事件开关(亦称为开关电路)106以及耦接至晶体管增强电流路径的漏电流控制部108。

[0088] SCR耦接于端点110以及电路接地点112之间。端点110用以耦接至所欲保护的外部电路，并作为SCR102的阳极。电路接地点112提供参考电平至半导体装置100，并且可耦接至所欲保护的外部电路的接地点。在一替代或额外的实施例中，电路接地点112可耦接至地球。电路接地点112可作为SCR102的阴极。

[0089] 如底下所详述，SCR102是透过在彼此邻接的N型阱及P型阱中创造重掺杂区域而形成。重掺杂区域、N型阱以及P型阱形成本质PNP双极结晶体管(BJT)以及本质NPN BJT。此两种本质BJT是如图1A的电路图当中所绘示的本质PNP BJT114以及本质NPN BJT116。如图1A所示，本质PNP BJT114的射极114-1耦接至端点110。本质PNP BJT114的基极114-2耦接至本质NPN BJT116的集极116-1。本质PNP BJT114的集极114-3耦接至本质NPN BJT116的基极116-2。本质NPN BJT116的射极116-3耦接至电路接地点112。

[0090] 如上所述，SCR102形成彼此相邻的N型阱以及P型阱。因此，N型阱中的寄生电阻以及P型阱中的寄生电阻亦可能影响SCR102的特性。是以，SCR102的电路图亦包括N型阱寄生电阻118以及P型阱寄生电阻120，如图1A所示。N型阱寄生电阻118耦接于端点110以及本质PNP BJT114的基极114-2与本质NPN BJT116的集极116-1之间。P型阱寄生电阻120耦接于电路接地点112以及本质NPN BJT116的基极116-2与本质PNPBJT114的集极114-3之间。

[0091] 如图1A所示，晶体管增强电流路径104包括PNP BJT122。PNP BJT122包括射极122-1、基极122-2以及集极122-3。PNP BJT122的射极122-1耦接至本质PNP BJT114的基极114-2以及本质NPN晶体管116的集极116-1，因而通过N型阱寄生电阻118而耦接至端点110。在某些实施例中，晶体管增强电流路径104可形成在与SCR102相同的基板之中，底下将作进一步的说明。

[0092] ESD事件开关106包括N通道场效晶体管(FET)124、电容(亦称作开关电路电容)126以及电阻(亦称作开关电路电阻)128。N通道FET124的漏极124-1耦接至PNP BJT122的基极122-2。N通道FET124的栅极124-2通过电容126而耦接至端点110，并通过电阻128而耦接至电路接地点112。N通道FET124的源极124-3耦接至电路接地点112。在如图1A所示的半导体装置100当中，N通道FET124的源极124-3亦耦接至N通道FET124的基极124-4。

[0093] 如图1A所示，漏电流控制部108包括电阻(亦称作漏电流控制电阻)130。电阻130的一终端耦接至端点110，电阻130的另一终端耦接至PNP BJT122的基极122-2。

[0094] 依据本发明的实施例，当ESD发生时，因ESD而产生的高电压被施加至N通道FET124的栅极124-2，并开启N通道FET124。因此，PNP BJT122的基极122-2的电位被拉低至接近电路接地点112的电平。也就是说，高电位差是被施加于PNP BJT122的射极122-1以及基极122-2之间。因此，晶体管增强电流路径104(也就是图1A所示的PNP BJT122)被开启以传导电流。也就是说，ESD电流自端点110流经N型阱寄生电阳118、PNPBJT122的射极122-1、PNP BJT122的基极122-2、PNP BJT122的集极122-3以及N通道FET124至电路接地点112，以产生一跨压于N通道寄生电阻118。此电压亦被施加于本质PNP BJT114的射极114-1以及基极
114-2之间，以帮助顺向偏压本质PNP BJT114的射极-基极PN结，因而帮助开启本质PNP BJT114。

[0095] 在正常操作过程中，N通道FET124为关闭，因此晶体管增强电流路径104被截断。又，漏电流控制部108可将PNP BJT122的基极122-2拉升至接近端点110的电平。如此一来，在正常操作过程中，PNP BJT122的射极122-1与基极122-2间的电位差约接近零，进而有助于避免突然开启晶体管增强电流路径104。

[0096] 图1B绘示半导体装置100的一部份布局。如图1B所示，半导体装置100包括基板132，当中SCR102的一部份、晶体管增强电流路径104的一部份以及ESD事件开关106的一部份是分别形成于基板132的第一部份132-1、第二部份132-2以及第三部份132-3。在一些实施例中，基板132可例如示硅基板或绝缘体上硅(silicon-on-insulator，SOI)基板。此外，基板132可以是杂质浓度约1e17cm3至1e18cm-3的P型基板。基板132中的P型杂质例如包括硼或铝。

[0097] 具体地说，SCR102包括形成于基板132的第一部份132-1的N型阱134，其例如通过将N型杂质掺杂至基板132的一部份而形成。基板132邻近于N型阱134的另一部份是作为SCR102的P型阱136。N型杂质例如包括磷、砷或锑。N型阱的杂质浓度可大约是1e17cm3至1e18cm-3。

[0098] 如图1B所示，N型重掺杂区域(此处称为N+区域)138以及P型重掺杂区域(此处称为P+区域)140是形成于N型阱134之中。类似地，P+区域142以及N+区域144是形成于P型阱136之中。N+区域138是作为N型阱电位接点(pickup)，而P+区域142是作为P型阱电位接点。重掺杂区域138、140、142以及144中的杂质浓度可各别大约为1e20cm3至1e21cm3，并可彼此相同或相异。

[0099] 在半导体装置100当中，P+区域140、N型阱134以及P型阱136形成本质PNP BJT114，其中P+区域140作为射极114-1、N型阱134作为基极114-2、P型阱136作为集极114-3。P型阱+136具有相对低的杂质浓度，故相较于P 区域140及142具有相对大的电阻系数(resistivity)。P型阱136的一部份形成P型阱寄生电阻120，其经由P型阱电位接点(也就是P+区域142)而耦接至电路接地点112。

[0100] 类似地，N+区域144、P型阱136以及N型阱134形成本质NPN BJT116，其中N+区域144作为射极116-3、P型阱136作为基极116-2、N型阱134作为集极116-1。N型阱134具有相对低的杂质浓度，故相较于N+区域138及144具有相对大的电阻系数。N型阱134的一部份形成N型阱寄生电阻118，其经由N型阱电位接点(也就是N+区域138)而耦接至端点110。

[0101] 如图1B所示，晶体管增强电流路径104的PNP BJT122亦包括形成于基板132的第二部份132-2中的N型阱146。N型阱146作为PNP BJT122的基极122-2，并可透过将杂质浓度约为1e20cm3至1e21em-3的N型杂质，像是磷、砷或锑，掺杂至基板132的一部份中而形成。基板132邻近于N型阱146的另一部份是作为P型阱148，其作为PNP BJT122的集极122-3。举例来说，透过将杂质浓度约为1e20cm3至1e21cm-3的P型杂质，像是硼或铝，掺杂至N型阱146，可将P+区域150形成于N型阱146当中。P+区域150作为PNP BJT122的射极122-1。举例来说，透过将杂质浓度约为1e20cm3至1e21cm-3的N型杂质，像是磷、砷或锑，掺杂至N型阱146，可将N+区域
152形成于N型阱146之中。N+区域152可作为PNP BJT122的基极122-2的基极电极。

[0102] 如图1B所示，N通道FET124包括形成于基板132的第三部份132-3的N+区域154以及156。N+区域154以及156分别作为N通道FET124的漏极124-1以及源极124-3，并可透过将杂质浓度约为1e20cm3至1e21cm-3的N型杂质，像是磷、砷或锑，掺杂至基板132的对应部份而形成。重掺杂多晶硅层158形成覆盖于基板132之上，并作为N通道FET124的栅极124-2。薄介电层(未绘示)，像是二氧化硅层，是形成于重掺杂多晶硅层158以及基板132之间，以作为N通道FET124的栅极介电层。

[0103] 在一些实施例中，如图1B所示，附加的P+区域是形成于基板132。P+区域160耦接至电路接地点并作为基板电位接点。这样的基板电位接点一方面作为用以将N通道FET124的基极124-4耦接至电路接地点112以及N通道FET124的源极124-3的基极电极。另一方面，如熟习本技术领域技艺者所能理解，PNP BJT122的集极122-3(也就是图1B所示的P型阱148)+ +可透过基板132的一部份而耦接至P区域160。因此，P区域160亦可视为PNP BJT122的集极
122-3的集极电极。

[0104] 如图1B所示，附加的N+区域161可例如透过将杂质浓度约为1e20cm3至1e21cm-3的N型杂质，像是硼或铝，掺杂至N型阱134中而形成于N型阱134。在一些实施例中，如图1B所示，+ + + +附加的N区域161形成于P区域140附近，并形成在P区域140相较于N区域138的不同侧。附加的N+区域161可作为N型阱134的外加N型阱电位接点，且如以下所述，可用以将本质PNP BJT114的基极114-2以及本质NPN BJT116的集极116-1(也就是N型阱134的一部份)透过电性连接162而耦接至PNP BJT122的射极122-1(也就是P+区域150)。此外，N+区域152及N+区域
154是透过电性连接164而相互耦接。N+区域156及P+区域160是透过电性连接166而相互耦接。电性连接162、164及166可例如包括形成于基板132之上的金属层。

[0105] 图1B并未绘示开关电路电容126、开关电路电阻128以及漏电流控制电阻130。此些元件可形成于基板132的未绘示于图1B的另一部份，或者可以是分离的电子元件，并例如透过金属走线而耦接至形成于基板132上的元件。

[0106] 图2A及图2B概要地绘示本发明实施例的半导体装置200的一例。图2A绘示半导体装置200的电路图，而图2B绘示半导体装置200的一部份布局。

[0107] 图2A及图2B所示的半导体装置200与图1A及图1B所示的半导体装置100相似，除了PNP BJT122的集极122-3并不直接耦接至电路接地点112，但耦接至本质NPN BJT116的基极116-2。在如图2B所示的布局中，省略了图1B中的P+区域160，且N+区域156被直接耦接至电路接地点112。N通道FET124的基极124-4被耦接至本质NPN BJT116的基极116-2。

[0108] 在半导体装置200中，由于基板132中作为PNP BJT122的集极122-3的部份并未透过基板电位接点而耦接至电路接地点112，通过晶体管增强电流路径104的电流并不会直接流至电路接地点112，而是进入本质NPN BJT116的基极116-2。此电流有助于触发NPN BJT116，使得NPN BJT116可更快地被开启，并因而使SCR102可更快地被开启。

[0109] 图3A及图3B概要地绘示本发明实施例的半导体装置300的一例。图3A绘示半导体装置300的电路图，而图3B绘示半导体装置300的一部份布局。

[0110] 图3A及图3B所示的半导体装置300与图1A及图1B所示的半导体装置100相似。然而，在半导体装置300中，漏电流控制部108进一步包括P通道FET302。P通道FET302的漏极302-1耦接至N型阱寄生电阻118，P通道FET302的栅极302-2耦接至N通道FET124的栅极124-
2，而P通道FET302的源极302-3耦接至端点110。此外，如图3A所示，在半导体装置300中，PNP BJT122的射极122-1系直接耦接至P通道FET302的漏极302-1。

[0111] 类似于半导体装置100，在半导体装置300中，当ESD发生时，ESD所造成的高电压是被施加至N通道FET124的栅极124-2并开启N通道FET124。因此，晶体管增强电流路径104(也就是图3A所示的PNP BJT122)会被开启以传导电流，如此将有助于开启本质PNP BJT114。此外，ESD所造成的相同高电压是被施加至P通道FET302的栅极302-2并关闭P通道FET302。如此一来，本质PNP BJT114的基极114-2可从端点110断开(类似于将一具有非常大，甚至接近无限大的电阻值的电阻连接于本质PNP BJT114的基极114-2与端点110之间的情况)。这将有助于增加本质PNP BJT114的射极114-1与基极114-2之间的PN结上的电位差，因而降低电压Vtr，并增加SCR102的开启速度。

[0112] 在正常操作过程中，N通道FET124关闭，因而使晶体管增强电流路径104被截断。此外，P通道FET302是被开启，使得本质PNP BJT114的基极114-2以及本质NPN BJT116的集极116-1耦接至接点110。因此，电压Vtr在正常操作过程中是相对高电平。

[0113] 半导体装置300的布局(如图3B所示)与半导体100的布局相似(如图1B所示)。然而，在半导体装置300中，附加的N+区域并未形成于N型阱134之中。N+区域138透过电性连接+304(像是金属层)耦接至P区域150。P通道FET302可形成于基板132的另一部份，或是可分开地形成在不同基板上，并例如透过金属走线耦接至基板132的元件。

[0114] 图4A至图4E概要地绘示本发明实施例的半导体装置400的一例。图4A绘示半导体装置400的电路图，图4B至图4D绘示半导体装置的一部份的不同的布局，而图4E绘示绘示半导体装置400对应于如图4D所示的布局的一部份的剖面图。

[0115] 图4A至图4E所示的半导体装置400相似于图3A及图3B所示的半导体装置300。半导体装置400与300的电路图间的差异类似于半导体装置200与100的电路图间的差异，故此处不再详细描述。此外，图4B所示的半导体装置400的布局与图3B所示的半导体装置300的布局两者间的差异是类似于图2B所示的半导体装置200的布局与图1B所示的半导体装置100的布局两者间的差异，故此处不再详细描述。

[0116] 图4C及图4D绘示半导体装置400的另一种布局。图4C所示的布局是相似于图4B所示的布局，除了以形成于N型阱134的环状N+区域138’取代条状N+区域138。如图4C所示，环状N+区域138’环绕P+区域140。因此，在正常操作期间，透过P通道FET302连接至端点110的环状N+区域138’是形成于SCR102的阳极与阴极之间。如此一来，将变得更加难以对本质PNP BJT114的射极-基极结作顺向偏压，使得SCR102的电压Vh在正常操作期间为增加。

[0117] 图4D所示的布局相似于图4C所示的布局，除了环状N型阱402是形成于基板132，并且环绕第一、第二以及第三部份132-1、132-2、132-3。环状N+区域404是形成于环状N型阱402当中，作为环状N型阱的N型阱电位接点。环状N+区域404耦接至端点110。环状N型阱402在端点110与电路接地点112之间形成寄生二极管，此有助于分流从端点110至电路接地点
112的ESD电流。当ESD发生且晶体管增强电流路径104开启，基板132中大多数的电流(例如PNP BJT122的集极电流)是被限制在由环状N型阱402所环绕的区域中，并且流至P+区域
142。因此，基板132会有较高的电压降，因而施加于NPN BJT116的基极116-2与射极116-3间的PN结的电压是高于没有环状N型阱402的情况，如此将有助于开启本质NPN BJT116。环状N型阱402亦可应用在如图1B、图2B以及图3B所示的结构当中。

[0118] 图4E是图4D沿着线A-A所绘示的剖面图。如图4E所示，半导体装置400亦包括绝缘层406(图4E中具有交叉影线图样的区域)，其形成于基板132的表面附近以及重掺杂区域之间。绝缘层406有助于减少漏电流以及溃崩的风险。绝缘层406并未绘示于图4B至图4D之中。此外，虽然绝缘层并未绘示于图1B、图2B及图3B当中，但可以理解的是，半导体装置100、
200、300的每一者亦可包括形成于基板132的表面附近以及重掺杂区域之间的绝缘层。举例来说，通过氧化基板132的对应部份，绝缘层406可例如由二氧化硅所形成。

[0119] 在图1A至图4E所绘示的每一例半导体装置中，晶体管增强电流路径104包括一PNP BJT122，且漏电流控制部108对应地包括一漏电流控制电阻130。然而，如底下所讨论，本发明实施例的半导体装置中的晶体管增强电流路径可包括多于一个的PNP BJT。

[0120] 图5A及图5B概要地绘示本发明实施例的半导体装置500的一例。图5A绘示半导体装置500的电路图，而图5B绘示半导体装置500的一部份布局。图5A及图5B所示的半导体装置500相似于图1A及图1B所示的半导体装置100。然而，半导体装置500中的晶体管增强电流路径502包括以达林顿结构(Darlington structure)连接的三个PNP BJT504、506及508。对应地，半导体装置500的漏电流控制部510包括三个漏电流控制电阻512、514及516，每一个漏电流控制电阻512、514及516是耦接于端点110及PNP BJT504、506及508之一的基极之间。相较于单一个PNPBJT的结构，具有多个PNP BJT的达林顿结构具有较大的电流增益。因此，相较于半导体装置100，半导体装置500可具有较低的电压Vtr。

[0121] 在如图5B所示的半导体装置500的布局中，三个N型阱518、520及522是形成于基板132的第二部份132-2。P+区域524形成于N型阱518中，两者连同P型阱148形成PNP BJT508。P+区域526是形成于N型阱520中，两者连同P型阱148形成PNP BJT510。P+区域528是形成于N型阱522中，两者连同P型阱148形成PNP BJT512。此外，N+区域530、532及534亦可分别形成于N型阱518、520及522中，以作为其对应的N型阱的N型阱电位接点(也因而作为对应的PNP BJT的基极电极)。

[0122] 如图5B所示，P+区域524透过电性连接536而耦接至N型阱134的N+区域161。N+区域530以及P+区域526透过电性连接538而彼此耦接。N+区域532以及P+区域528透过电性连接+ +
540而彼此耦接。N区域534透过电性连接542耦接至N通道晶体管124的N区域154。电性连接
536、538、540及542例如可包括形成于基板132之上的金属层。

[0123] 依据本发明的实施例，半导体装置200、300及400的每一者中的晶体管增强电流路径104亦可包括类似于半导体装置500的具有多个PNPBJT的达林顿结构。此种半导体结构的细节在此不赘述。

[0124] 如以上所讨论，本发明实施例的晶体管增强电流路径有助于降低具有SCR的半导体装置的触发电压Vtr。图6绘示针对具有SCR但不具晶体管增强电流路径的半导体装置的电流-电压曲线(具有圆点的曲线)以及针对本发明实施例的具有晶体管增强电流路径的半导体装置的电流-电压曲线(具有方形点的曲线)。从图6可看出，触发电压Vtr是被降低。

[0125] 亦如以上所讨论，本发明实施例的漏电流控制部有助于减少漏电流。此效应是绘示于图7，图中具圆点的曲线代表不具漏电流控制的半导体装置的电流-电压关系，而具方型点的曲线代表本发明实施例的具漏电流控制的半导体装置的电流-电压关系。从图7可看出，在本发明实施例具有漏电流控制部的情况下，漏电流可被减低数个数量级。

[0126] 虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。