本发明公开了一种SONOS双栅闪存器件，包括具有N型源漏两端的P型衬底及分别并列位于衬底上下两侧的第一多晶硅栅和第一控制栅、第二多晶硅栅和第二控制栅，第一、第二控制栅与衬底之间分别设有第一、第二氮化硅层；当编译时，将第一、第二多晶硅栅相连，施加等于器件阈值电压的栅极电压，将第一、第二控制栅相连，施加高于器件阈值电压的相同控制栅极电压，对漏端施加正电压，对源端施加0V电压，以在第一、第二多晶硅栅其下衬底区域感应出较薄沟道电子层，在第一、第二控制栅其下衬底区域感应出较厚沟道电子层，在漏端正电压的加速作用下，较薄沟道电子层的电子被加速产生热电子，并在控制栅的高电压作用下注入第一、第二氮化硅层完成编译。
1.一种SONOS双栅闪存器件，其特征在于，包括：
P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及
分别并列位于所述源端和漏端之间的所述衬底上下两侧并形成分列栅极的第一多晶硅栅和第一控制栅、第二多晶硅栅和第二控制栅，所述第一、第二控制栅与所述衬底之间分别设有用于储存电荷的第一、第二氮化硅层，所述第一多晶硅栅、第一控制栅、第一氮化硅层及衬底相互之间以及所述第二多晶硅栅、第二控制栅、第二氮化硅层及衬底相互之间分别具有绝缘层；
其中，当所述SONOS双栅闪存器件编译时，通过将所述第一、第二多晶硅栅相连，且都施加等于器件阈值电压的多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加高于器件阈值电压的相同控制栅极电压，同时，对所述漏端施加正电压，对所述源端施加0V电压，以在所述第一、第二多晶硅栅其下衬底区域感应出相对较薄的第一沟道电子层，在所述第一、第二控制栅其下衬底区域感应出相对所述第一沟道电子层较厚的第二沟道电子层，在漏端正电压的加速作用下，所述第一沟道电子层的电子被加速产生热电子，并在所述第一、第二控制栅的电压作用下注入所述第一、第二氮化硅层完成编译。
2.根据权利要求1所述的SONOS双栅闪存器件，其特征在于，所述第一多晶硅栅与第二多晶硅栅、所述第一控制栅与第二控制栅、所述第一氮化硅层与第二氮化硅层以及各所述绝缘层分别在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。
3.根据权利要求1所述的SONOS双栅闪存器件，其特征在于，所述第一、第二多晶硅栅的厚度为85～115nm，所述第一、第二控制栅的厚度为35～55nm，所述第一、第二氮化硅层的厚度为35～45nm；所述绝缘层在所述第一多晶硅栅与所述第一控制栅、第一氮化硅层之间以及所述第二多晶硅栅与所述第二控制栅、第二氮化硅层之间的宽度为2.5～4.5nm，在所述第一多晶硅栅、第一氮化硅层与所述衬底之间以及所述第二多晶硅栅、第二氮化硅层与所述衬底之间的厚度为2.5～4.5nm，在所述第一控制栅与第一氮化硅层之间以及所述第二控制栅与第二氮化硅层之间的厚度为10～14nm；所述衬底的厚度为18～28nm，所述沟道的长度不大于48nm，所述源、漏端的延展长度分别为10～14nm。
4.根据权利要求1～3任意一项所述的SONOS双栅闪存器件，其特征在于，所述第一、第二多晶硅栅、第一、第二控制栅的材料为多晶硅，所述第一、第二氮化硅层的材料为Si3N4，所述绝缘层的材料为二氧化硅。
5.根据权利要求1所述的SONOS双栅闪存器件，其特征在于，当所述SONOS双栅闪存器件编译时，将所述第一、第二多晶硅栅相连，且都施加4～5V的相同多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加9～12V的相同控制栅极电压，同时，对所述漏端施加5～6V的电压，对所述源端施加0V电压。
6.一种SONOS双栅闪存器件的编译方法，其特征在于，所述SONOS双栅闪存器件包括：P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及分别并列位于所述源端和漏端之间的所述衬底上下两侧并形成分列栅极的第一多晶硅栅和第一控制栅、第二多晶硅栅和第二控制栅，所述第一、第二控制栅与所述衬底之间分别设有用于储存电荷的第一、第二氮化硅层，所述第一多晶硅栅、第一控制栅、第一氮化硅层及衬底相互之间以及所述第二多晶硅栅、第二控制栅、第二氮化硅层及衬底相互之间分别具有绝缘层；
该编译方法包括：利用源侧注入的编译机制，将所述第一、第二多晶硅栅相连，且都施加等于器件阈值电压的多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加高于器件阈值电压的相同控制栅极电压，同时，对所述漏端施加正电压，对所述源端施加0V电压，以在所述第一、第二多晶硅栅其下衬底区域感应出相对较薄的第一沟道电子层，在所述第一、第二控制栅其下衬底区域感应出相对所述第一沟道电子层较厚的第二沟道电子层，在漏端正电压的加速作用下，所述第一沟道电子层的电子被加速产生热电子，并在所述第一、第二控制栅的电压作用下注入所述第一、第二氮化硅层完成编译。
7.根据权利要求6所述的编译方法，其特征在于，所述第一多晶硅栅与第二多晶硅栅、所述第一控制栅与第二控制栅、所述第一氮化硅层与第二氮化硅层以及各所述绝缘层分别在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。
8.根据权利要求6所述的编译方法，其特征在于，所述第一、第二多晶硅栅的厚度为85～115nm，所述第一、第二控制栅的厚度为35～55nm，所述第一、第二氮化硅层的厚度为35～
45nm；所述绝缘层在所述第一多晶硅栅与所述第一控制栅、第一氮化硅层之间以及所述第二多晶硅栅与所述第二控制栅、第二氮化硅层之间的宽度为2.5～4.5nm，在所述第一多晶硅栅、第一氮化硅层与所述衬底之间以及所述第二多晶硅栅、第二氮化硅层与所述衬底之间的厚度为2.5～4.5nm，在所述第一控制栅与第一氮化硅层之间以及所述第二控制栅与第二氮化硅层之间的厚度为10～14nm；所述衬底的厚度为18～28nm，所述沟道的长度不大于
48nm，所述源、漏端的延展长度分别为10～14nm。
9.根据权利要求6～8任意一项所述的编译方法，其特征在于，所述第一、第二多晶硅栅、第一、第二控制栅的材料为多晶硅，所述第一、第二氮化硅层的材料为Si3N4，所述绝缘层的材料为二氧化硅。
10.根据权利要求6所述的编译方法，其特征在于，当所述SONOS双栅闪存器件编译时，将所述第一、第二多晶硅栅相连，且都施加4～5V的相同多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加9～12V的相同控制栅极电压，同时，对所述漏端施加5～6V的电压，对所述源端施加0V电压。
一种SONOS双栅闪存器件及其编译方法
技术领域
[0001] 本发明涉及半导体技术领域，更具体地，涉及一种SONOS双栅闪存器件及其编译方法。
背景技术
[0002] SONOS(Silicon-Oxide-Nitride-Oxide-Silicon，硅-氧化物-氮化物-氧化物-硅)是一种和闪存联系较为紧密的非易失性存储器。它与主流闪存的主要区别在于，其使用了氮化硅、而不是多晶硅来充当存储材料。SONOS的一个分支是SHINOS(硅-高电介质-氮化物-氧化物-硅)。SONOS允许比多晶硅闪存更低的编程电压和更高的编程-擦除循环次数，是一个较为活跃的研究、开发热点。SONOS闪存比浮栅闪存有着数据保存方面的优势，可以采用更薄的氧化层并更久地保存信息。
[0003] 公开号为US5300803A的美国专利公开了一种编译机制为SSI(Source Side Injection，源侧注入)的非挥发存储器结构。这种利用SSI为编译机制的浮栅闪存有效地提高了编译的注入效率，降低了功耗。该专利提出的这种闪存器件原本是为了解决编译机制为CHEI(channel hot electron injection，沟道热电子注入)的浮栅闪存器件的低效率注入和高功耗而产生的新型结构。
[0004] 请参阅图1，图1是现有的利用SSI作为编译机制的浮栅闪存的原理示意图。从图1双箭头上方部分的图形中可以看到，原始的以CHEI为编译机制的浮栅闪存结构的器件为了保证高的沟道热电子产生率，必须在漏端加高的电压。同时，为了保证高的热电子注入效率，必须在栅极加高电压。横向电场随着栅极电压的升高而降低，同样的，纵向电场随着栅压的增高而增大。所以原始的以CHEI为编译机制的浮栅闪存结构的器件必须使漏端和栅极都加高电压，这带来了沟道热电子注入效率的低下以及电流功耗大。因而栅极高电压和漏端高电压成为一对矛盾。
[0005] 故该专利发明了一种分列栅闪存器件，如图1双箭头下方部分的图形所示，位于左边的栅极为控制栅，右侧的栅极为浮栅，浮栅和控制栅在空间上错开排列。浮栅加高电压，控制栅加低电压，漏端加5v的高电压。这样可以使沟道热电子的注入效率提高，并且使电流功耗降低。
[0006] 该专利公开的分列栅浮栅闪存结构存在的问题是：由于漏端所加电压比较高(5v)，导致漏端延伸到衬底的耗尽层宽度比较大，源端与虚拟的耗尽区很容易在高电压的情况下接触到一起，导致器件穿通和失效。这种缺陷在器件尺寸降低到亚100nm时很容易导致器件穿通和失效，这样的浮栅闪存没有办法在工艺上进行技术节点的升级和关键尺寸缩小，故必须改变该浮栅闪存器件的结构，使其能在工艺上进行技术节点的升级和关键尺寸缩小。
[0007] 同时，我们在闪存尺寸缩小过程中会遇到阈值电压漂移的问题。如文献“Modeling of Vth Shift in NAND Flash-Memory Cell Device Considering Crosstalk and Short-Channel Effects”中指出，随着闪存的关键尺寸逐渐下降到亚100nm以下的范围，短沟道效应(Short Channel Effect)也逐渐显现出来，影响到了存储器件的电学特性，使其阈值电压比长沟道时有所漂移，导致可能的读出错误。
[0008] 以往文献提到的双栅MOSFET是在晶体管尺寸不断缩小过程中为了对抗短沟道效应而发展出来的一种器件结构，在沟道尺寸缩减到100nm以下时因其栅控面积大，静电控制能力强，可有效地消除因尺寸小而导致的短沟道效应。
[0009] 又如文献“Double-Gate Silicon-on-Insulator Transistor with Volume Inversion:A New Device with Greatly Enhanced Performance”所述，双栅MOSFET性能卓越，能得到很大的亚阈值斜率，很大的跨导以及漏端电流。我们都知道，由于短沟道效应，在MOSFET尺寸缩短时，亚阈值斜率会变小，导致器件关不断，泄漏电流较大。利用双栅结构能有效抑制类似短沟道效应，包括热载流子效应，阈值电压漂移效应，DIBL(漏致势垒降低)效应等。综上，双栅MOSFET是未来MOSFET关键尺寸进入到亚20nm的最有力的候选器件结构之一。
发明内容
[0010] 本发明的目的在于克服现有技术存在的上述缺陷，提供一种利用源侧注入编译机制的SONOS双栅闪存器件及其编译方法，能够有效减小SONOS的器件尺寸，提高SONOS闪存的存储密度，减小SONOS闪存在编程时的电流功耗，从而提升SONOS闪存编程时的效率。
[0011] 为实现上述目的，本发明的技术方案如下：
[0012] 一种SONOS双栅闪存器件，包括：
[0013] P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及
[0014] 分别并列位于所述源端和漏端之间的所述衬底上下两侧并形成分列栅极的第一多晶硅栅和第一控制栅、第二多晶硅栅和第二控制栅，所述第一、第二控制栅与所述衬底之间分别设有用于储存电荷的第一、第二氮化硅层，所述第一多晶硅栅、第一控制栅、第一氮化硅层及衬底相互之间以及所述第二多晶硅栅、第二控制栅、第二氮化硅层及衬底相互之间分别具有绝缘层；
[0015] 其中，当所述SONOS双栅闪存器件编译时，通过将所述第一、第二多晶硅栅相连，且都施加等于器件阈值电压的多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加高于器件阈值电压的相同控制栅极电压，同时，对所述漏端施加正电压，对所述源端施加0V电压，以在所述第一、第二多晶硅栅其下衬底区域感应出相对较薄的第一沟道电子层，在所述第一、第二控制栅其下衬底区域感应出相对所述第一沟道电子层较厚的第二沟道电子层，在漏端正电压的加速作用下，所述第一沟道电子层的电子被加速产生热电子，并在所述第一、第二控制栅的电压作用下注入所述第一、第二氮化硅层完成编译。
[0016] 优选地，所述第一多晶硅栅与第二多晶硅栅、所述第一控制栅与第二控制栅、所述第一氮化硅层与第二氮化硅层以及各所述绝缘层分别在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。
[0017] 优选地，所述第一、第二多晶硅栅的厚度为85～115nm，所述第一、第二控制栅的厚度为35～55nm，所述第一、第二氮化硅层的厚度为35～45nm；所述绝缘层在所述第一多晶硅栅与所述第一控制栅、第一氮化硅层之间以及所述第二多晶硅栅与所述第二控制栅、第二氮化硅层之间的宽度为2.5～4.5nm，在所述第一多晶硅栅、第一氮化硅层与所述衬底之间以及所述第二多晶硅栅、第二氮化硅层与所述衬底之间的厚度为2.5～4.5nm，在所述第一控制栅与第一氮化硅层之间以及所述第二控制栅与第二氮化硅层之间的厚度为10～14nm；所述衬底的厚度为18～28nm，所述沟道的长度不大于48nm，所述源、漏端的延展长度分别为
10～14nm。
[0018] 优选地，所述第一、第二多晶硅栅、第一、第二控制栅的材料为多晶硅，所述第一、第二氮化硅层的材料为Si3N4，所述绝缘层的材料为二氧化硅。
[0019] 优选地，当所述SONOS双栅闪存器件编译时，将所述第一、第二多晶硅栅相连，且都施加4～5V的相同多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加9～12V的相同控制栅极电压，同时，对所述漏端施加5～6V的电压，对所述源端施加0V电压。
[0020] 一种SONOS双栅闪存器件的编译方法，所述SONOS双栅闪存器件包括：P型半导体衬底，其包括位于两端的N型掺杂的源端和漏端；以及分别并列位于所述源端和漏端之间的所述衬底上下两侧并形成分列栅极的第一多晶硅栅和第一控制栅、第二多晶硅栅和第二控制栅，所述第一、第二控制栅与所述衬底之间分别设有用于储存电荷的第一、第二氮化硅层，所述第一多晶硅栅、第一控制栅、第一氮化硅层及衬底相互之间以及所述第二多晶硅栅、第二控制栅、第二氮化硅层及衬底相互之间分别具有绝缘层；
[0021] 该编译方法包括：利用源侧注入的编译机制，将所述第一、第二多晶硅栅相连，且都施加等于器件阈值电压的多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加高于器件阈值电压的相同控制栅极电压，同时，对所述漏端施加正电压，对所述源端施加0V电压，以在所述第一、第二多晶硅栅其下衬底区域感应出相对较薄的第一沟道电子层，在所述第一、第二控制栅其下衬底区域感应出相对所述第一沟道电子层较厚的第二沟道电子层，在漏端正电压的加速作用下，所述第一沟道电子层的电子被加速产生热电子，并在所述第一、第二控制栅的电压作用下注入所述第一、第二氮化硅层完成编译。
[0022] 优选地，所述第一多晶硅栅与第二多晶硅栅、所述第一控制栅与第二控制栅、所述第一氮化硅层与第二氮化硅层以及各所述绝缘层分别在所述源端和漏端之间的所述衬底上下两侧几何尺寸对称设置。
[0023] 优选地，所述第一、第二多晶硅栅的厚度为85～115nm，所述第一、第二控制栅的厚度为35～55nm，所述第一、第二氮化硅层的厚度为35～45nm；所述绝缘层在所述第一多晶硅栅与所述第一控制栅、第一氮化硅层之间以及所述第二多晶硅栅与所述第二控制栅、第二氮化硅层之间的宽度为2.5～4.5nm，在所述第一多晶硅栅、第一氮化硅层与所述衬底之间以及所述第二多晶硅栅、第二氮化硅层与所述衬底之间的厚度为2.5～4.5nm，在所述第一控制栅与第一氮化硅层之间以及所述第二控制栅与第二氮化硅层之间的厚度为10～14nm；所述衬底的厚度为18～28nm，所述沟道的长度不大于48nm，所述源、漏端的延展长度分别为
10～14nm。
[0024] 优选地，所述第一、第二多晶硅栅、第一、第二控制栅的材料为多晶硅，所述第一、第二氮化硅层的材料为Si3N4，所述绝缘层的材料为二氧化硅。
[0025] 优选地，当所述SONOS双栅闪存器件编译时，将所述第一、第二多晶硅栅相连，且都施加4～5V的相同多晶硅栅极电压，将所述第一、第二控制栅相连，且都施加9～12V的相同控制栅极电压，同时，对所述漏端施加5～6V的电压，对所述源端施加0V电压。
[0026] 本发明的有益效果在于：本发明的SONOS双栅闪存器件利用了双栅结构，能够有效缩小SONOS的尺寸，从而提高器件的集成度及单位面积存储密度；可在缩减SONOS关键尺寸的同时，解决随之而来的阈值电压漂移问题等短沟道效应；并且，通过利用源侧注入的编译机制，能够解决SONOS编程效率差、编程电流功耗大等问题。
附图说明
[0027] 图1是现有的利用SSI作为编译机制的浮栅闪存的原理示意图；
[0028] 图2是本发明一较佳实施例的一种SONOS双栅闪存器件的结构示意图。
具体实施方式
[0029] 下面结合附图，对本发明的具体实施方式作进一步的详细说明。
[0030] 需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0031] 在以下本发明的具体实施方式中，请参阅图2，图2是本发明一较佳实施例的一种SONOS双栅闪存器件的结构示意图。如图2所示，本发明的SONOS双栅闪存器件包括：P型半导体衬底1，可为圆柱结构，其包括位于两端的N型掺杂的源端2和漏端3，位于源端2和漏端3中间的沟道4；以及包括分别并列位于所述源端2和漏端3之间的所述衬底1上下两侧并形成分列栅极的第一多晶硅栅5和第一控制栅7、第二多晶硅栅6和第二控制栅8，所述第一、第二控制栅7、8与所述衬底1之间分别设有用于储存电荷的第一、第二氮化硅层9、10，所述多晶硅栅、控制栅、氮化硅层及衬底之间分别具有绝缘层11。其中，所述多晶硅栅5、6靠近所述源端2侧设置，所述控制栅7、8和氮化硅层9、10靠近所述漏端3侧设置。
[0032] 作为一优选实施方式，所述第一和第二多晶硅栅5和6、所述第一和第二控制栅7和8、所述第一和第二氮化硅层9和10以及各所述绝缘层11分别在所述源端2和漏端3之间的所述衬底1上下两侧几何尺寸对称设置。进一步可选地，所述第一、第二多晶硅栅5、6在85～
115nm之间具有对称相同的厚度H1；所述第一、第二控制栅7、8在35～55nm之间具有对称相同的厚度H2；所述第一、第二氮化硅层9、10在35～45nm之间具有对称相同的厚度H3；所述绝缘层11在所述多晶硅栅与所述控制栅、氮化硅层之间的宽度H4为2.5～4.5nm，在所述多晶硅栅、氮化硅层与所述衬底之间的厚度H5为2.5～4.5nm，在所述控制栅与氮化硅层之间的厚度H6为10～14nm；所述衬底(硅膜)的厚度H7为18～28nm，所述沟道的长度H8不大于48nm，所述源、漏端的延展长度H9分别为10～14nm。例如，作为一实例，可将器件的各部分加工为：
第一、第二多晶硅栅的厚度H1为90nm，第一、第二控制栅的厚度H2为40nm，第一、第二氮化硅层的厚度H3为40nm；多晶硅栅与控制栅或氮化硅层之间绝缘层的宽度H4为4nm，多晶硅栅或氮化硅层与衬底之间绝缘层的厚度H5为3nm,控制栅与氮化硅层之间绝缘层的厚度H6为
12nm；衬底硅膜的厚度H7为20nm，器件的沟道长度H8为45nm，源、漏延展的长度H9都是12nm。
[0033] 作为一优选实施例，所述多晶硅栅5和6、控制栅7和8的材料都为多晶硅，所述氮化硅层9和10的材料为Si3N4，所述绝缘层11的材料为二氧化硅。
[0034] 上述本发明器件的双栅结构可有效消除SONOS关键尺寸缩短而带来的阈值电压漂移问题。并且本发明器件的制造工艺并不复杂，能在一般的半导体制造公司生产。
[0035] 以下结合图2，对本发明的编译方法作进一步说明。如图2所示，图示沟道区中的黑色圆点代表电子。在对上述本发明的SONOS双栅闪存器件进行编译时，该编译方法包括：利用源侧注入(Source Side Injection，SSI)的编译机制，将所述第一、第二多晶硅栅5、6连接在一起，加同样的电压，将所述第一、第二控制栅7、8也连接在一起，并加同样的电压；所述第一、第二多晶硅栅5、6加等于器件阈值电压的低电压，所述第一、第二控制栅7、8加远高于器件阈值电压的高电压，例如可加约二倍于器件阈值电压的高电压；同时，对所述漏端3施加高的正电压，对所述源端2施加0V电压。本发明的编译原理是：第一、第二多晶硅栅5、6所加的电压刚好等于阈值电压，可在其下衬底区域感应出相对较薄的第一沟道电子层12(图中示例性地以单层电子层表示)；第一、第二控制栅7、8所加的电压远高于器件阈值电压，可在其下衬底区域感应出相对第一沟道电子层12较厚的第二沟道电子层13(图中示例性地以双层电子层表示)；漏端3所加的高的正电压可加速第一沟道电子层12的电子，产生具有足够能量的热电子，并在第一、第二控制栅7、8的高电压作用下，注入所述第一、第二氮化硅层9、10完成编译(如图中空心箭头所指)。
[0036] 作为一可选实施方式，当对所述SONOS双栅闪存器件进行编译时，将所述第一、第二多晶硅栅5、6相连，且都施加4～5V的等于器件阈值电压的相同多晶硅栅极电压(不同的器件可具有不同的阈值电压)，将所述第一、第二控制栅7、8相连，且都施加9～12V的远高于器件阈值电压的相同控制栅极电压，同时，对所述漏端3施加5～6V的高电压，对所述源端2施加0V电压。例如，作为一实例，在编程时，多晶硅栅、控制栅都使用相同的多晶硅作为材料，并将第一、第二多晶硅栅相连，将第一、第二控制栅相连；然后，对所述第一、第二多晶硅栅都加阈值电压4V，对所述第一、第二控制栅都加9V的高电压，漏端加5V的高电压，源端加0V。这样，即可在第一、第二多晶硅栅其下的衬底区域感应出较薄的第一沟道电子层，在第一、第二控制栅其下的衬底区域感应出较厚的第二沟道电子层；漏端所加的5V高电压可加速第一、第二多晶硅栅下感应出的第一沟道电子层电子，产生具有足够能量的热电子，并在第一、第二控制栅的9V高电压作用下，注入所述第一、第二氮化硅层完成编译。
[0037] 综上所述，本发明的SONOS双栅闪存器件利用了双栅结构，能够将SONOS的尺寸有效缩小到亚50nm，从而提高集成度及单位面积存储密度，可在缩减SONOS关键尺寸的同时，解决随之而来的阈值电压漂移问题等短沟道效应；并且，通过利用源侧注入的编译机制，能够解决SONOS编程效率差、编程电流功耗大等问题。
[0038] 以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
