本申请提供了一种芯片控制方法及装置，使用第一时间值、第二时间值以及基带处理芯片处于所述第一状态的结束周期作为射频收发芯片在各个状态之间进行切换的依据，而不再使用基带处理芯片的引脚输出的信号作为射频收发芯片的切换依据，因此，只要依据射频收发芯片的工作时序设定第一时间值和第二时间值，即可实现在不同工作时序下的射频收发芯片与使用基带处理芯片的正确协作，从而实现正常通信的目的。
如果射频收发芯片在第二状态的数据缓冲状态flush周期，则当所述第二状态的flush周期持续第一时间值后，向所述射频收发芯片发出第一控制信号，所述第一控制信号用于将所述射频收发芯片切换到第一状态的等待周期，所述第一时间值依据所述射频收发芯片的工作时序设定；
如果所述射频收发芯片在所述第一状态的等待周期持续第二时间值后，向所述射频收发芯片发出第二控制信号，所述第二控制信号用于将所述射频收发芯片切换到所述第一状态的开始周期，所述第二时间值依据所述射频收发芯片的工作时序设定；
如果所述射频收发芯片在所述第一状态的持续周期，则当检测到基带处理芯片处于所述第一状态的结束周期时，向所述射频收发芯片发出第三控制信号，所述第三控制信号用于将所述射频收发芯片切换到所述第一状态的结束周期。
2.根据权利要求1所述的方法，其特征在于，检测所述基带处理芯片处于所述第一状态的结束周期的方法包括：当所述基带处理芯片处于所述第一状态的持续周期时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿，则确定所述基带处理芯片切换到所述第一状态的结束周期。
3.根据权利要求2所述的方法，其特征在于，所述检测所述基带处理芯片处于所述第一状态的结束周期的方法还包括：当所述基带处理芯片处于等待状态时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿且TXNRX引脚的输出为高电平时，确定所述基带处理芯片切换到发送状态的开始周期；
当所述基带处理芯片在所述发送状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片切换到发送状态的持续周期；
当所述基带处理芯片处于等待状态时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿且TXNRX引脚的输出为低电平时，确定所述基带处理芯片切换到接收状态的开始周期；
当所述基带处理芯片在所述接收状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片切换到接收状态的持续周期。
4.根据权利要求2或3所述的方法，其特征在于，还包括：
当所述射频收发芯片处于所述第一状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片发送第四控制信号，所述第四控制信号用于将所述射频收发芯片切换到所述第一状态的持续周期；
当所述射频收发芯片处于所述第一状态的结束周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片发送第五控制信号，所述第五控制信号用于将所述射频收发芯片切换到所述第一状态的flush周期。
5.根据权利要求4所述的方法，其特征在于，在所述第一状态为发送状态，所述第二状态为接收状态的情况下，所述向所述射频收发芯片发出第一控制信号包括：向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号0；
向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
在所述第一状态为接收状态，所述第二状态为发送状态的情况下，所述向所述射频收发芯片发出第一控制信号包括：向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号0；
向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
在所述第一状态为发送状态，所述第二状态为接收状态的情况下，所述向所述射频收发芯片发送第四控制信号包括：向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
在所述第一状态为接收状态，所述第二状态为发送状态的情况下，所述向所述射频收发芯片发送第四控制信号包括：向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0。
第一状态机，用于如果射频收发芯片在第二状态的flush周期，则当所述第二状态的flush周期持续第一时间值后，向所述射频收发芯片发出第一控制信号，所述第一控制信号用于将所述射频收发芯片切换到第一状态的等待周期，所述第一时间值依据所述射频收发芯片的工作时序设定；如果所述射频收发芯片在所述第一状态的等待周期持续第二时间值后，向所述射频收发芯片发出第二控制信号，所述第二控制信号用于将所述射频收发芯片切换到所述第一状态的开始周期，所述第二时间值依据所述射频收发芯片的工作时序设定；如果所述射频收发芯片在所述第一状态的持续周期，则当检测到基带处理芯片处于所述第一状态的结束周期时，向所述射频收发芯片发出第三控制信号，所述第三控制信号用于将所述射频收发芯片切换到所述第一状态的结束周期。
第二状态机，用于检测所述基带处理芯片处于所述第一状态的结束周期，所述检测所述基带处理芯片处于所述第一状态的结束周期的具体方法包括：当所述基带处理芯片处于所述第一状态的持续周期时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿，则确定所述基带处理芯片切换到所述第一状态的结束周期。
8.根据权利要求7所述的芯片控制装置，其特征在于，所述第二状态机还用于：当所述基带处理芯片处于等待状态时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿且TXNRX引脚的输出为高电平时，确定所述基带处理芯片切换到发送状态的开始周期；当所述基带处理芯片在所述发送状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片切换到发送状态的持续周期；当所述基带处理芯片处于等待状态时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿且TXNRX引脚的输出为低电平时，确定所述基带处理芯片切换到接收状态的开始周期；当所述基带处理芯片在所述接收状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片切换到接收状态的持续周期。
9.根据权利要求7或8所述的芯片控制装置，其特征在于，所述第一状态机还用于：当所述射频收发芯片处于所述第一状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片发送第四控制信号，所述第四控制信号用于将所述射频收发芯片切换到所述第一状态的持续周期；
当所述射频收发芯片处于所述第一状态的结束周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片发送第五控制信号，所述第五控制信号用于将所述射频收发芯片切换到所述第一状态的flush周期。
10.根据权利要求9所述的芯片控制装置，其特征在于，在所述第一状态机在所述第一状态为发送状态，所述第二状态为接收状态的情况下，所述第一状态机用于向所述射频收发芯片发出第一控制信号包括：所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号0；
所述第一状态机用于所述向所述射频收发芯片发出第二控制信号包括：
所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
所述第一状态机用于所述向所述射频收发芯片发出第三控制信号包括：
所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
在所述第一状态为接收状态，所述第二状态为发送状态的情况下，所述第一状态机用于向所述射频收发芯片发出第一控制信号包括：所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号0；
所述第一状态机用于向所述射频收发芯片发出第二控制信号包括：
所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
所述第一状态机用于向所述射频收发芯片发出第三控制信号包括：
所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
在所述第一状态为发送状态，所述第二状态为接收状态的情况下，所述第一状态机用于向所述射频收发芯片发送第四控制信号包括：所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
所述第一状态机用于向所述射频收发芯片发送第五控制信号包括：
所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
在所述第一状态为接收状态，所述第二状态为发送状态的情况下，所述第一状态机用于向所述射频收发芯片发送第四控制信号包括：所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
所述第一状态机用于所述射频收发芯片发送第五控制信号包括：
所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0。
一种芯片控制方法及装置
技术领域
[0001] 本申请涉及电子信息领域，尤其涉及一种芯片控制方法及装置。
背景技术
[0002] 在LTE小基站设计中，需要利用两块不同的芯片实现射频信号的收发和基带信号的处理，最常用的办法是使用射频收发芯片(例如芯片AD9361)实现射频收发、使用基带处理芯片(例如芯片BSC9132)实现基带处理。
[0003] 由于射频收发芯片(例如芯片AD9361)工作在TDD模式时，数模转换单元的启动时间需要约18us，所以存在时延大的问题，而射频收发芯片(例如芯片AD9361)工作在FDD模式时，时延可以显著减小。但是因为基带处理芯片(例如芯片BSC9132)工作在TDD模式，在这种情况下，两块芯片的工作时序不同，如果直接来进行数据的通信，链路将不能正常工作。
[0004] 可见，在射频收发芯片与基带处理芯片的工作时序不同的情况下，如何实现两者的正常通信，成为目前亟待解决的问题。
发明内容
[0005] 本申请提供了一种芯片的控制方法及芯片控制装置，目的在于解决在射频收发芯片与基带处理芯片的工作时序不同的情况下，如何实现两者的正常通信的问题。
[0006] 为了实现上述目的，本申请提供了以下技术方案：
[0007] 一种芯片控制方法，包括：
[0008] 如果射频收发芯片在第二状态的flush周期，则当所述第二状态的flush周期持续第一时间值后，向所述射频收发芯片发出第一控制信号，所述第一控制信号用于将所述射频收发芯片切换到第一状态的等待周期，所述第一时间值依据所述射频收发芯片的工作时序设定；
[0009] 如果所述射频收发芯片在所述第一状态的等待周期持续第二时间值后，向所述射频收发芯片发出第二控制信号，所述第二控制信号用于将所述射频收发芯片切换到所述第一状态的开始周期，所述第二时间值依据所述射频收发芯片的工作时序设定；
[0010] 如果所述射频收发芯片在所述第一状态的持续周期，则当检测到基带处理芯片处于所述第一状态的结束周期时，向所述射频收发芯片发出第三控制信号，所述第三控制信号用于将所述射频收发芯片切换到所述第一状态的结束周期。
[0011] 可选地，检测所述基带处理芯片处于所述第一状态的结束周期的方法包括：
[0012] 当所述基带处理芯片处于所述第一状态的持续周期时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿，则确定所述基带处理芯片切换到所述第一状态的结束周期。
[0013] 可选地，所述检测所述基带处理芯片处于所述第一状态的结束周期的方法还包括：
[0014] 当所述基带处理芯片处于等待状态时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿且TXNRX引脚的输出为高电平时，确定所述基带处理芯片切换到发送状态的开始周期；
[0015] 当所述基带处理芯片在所述发送状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片切换到发送状态的持续周期；
[0016] 当所述基带处理芯片处于等待状态时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿且TXNRX引脚的输出为低电平时，确定所述基带处理芯片切换到接收状态的开始周期；
[0017] 当所述基带处理芯片在所述接收状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片切换到接收状态的持续周期。
[0018] 可选地，所述方法还包括：
[0019] 当所述射频收发芯片处于所述第一状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片发送第四控制信号，所述第四控制信号用于将所述射频收发芯片切换到所述第一状态的持续周期；
[0020] 当所述射频收发芯片处于所述第一状态的结束周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片发送第五控制信号，所述第五控制信号用于将所述射频收发芯片切换到所述第一状态的flush周期。
[0021] 可选地，在所述第一状态为发送状态，所述第二状态为接收状态的情况下，所述向所述射频收发芯片发出第一控制信号包括：
[0022] 向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号0；
[0023] 所述向所述射频收发芯片发出第二控制信号包括：
[0024] 向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
[0025] 所述向所述射频收发芯片发出第三控制信号包括：
[0026] 向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
[0027] 在所述第一状态为接收状态，所述第二状态为发送状态的情况下，所述向所述射频收发芯片发出第一控制信号包括：
[0028] 向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号0；
[0029] 所述向所述射频收发芯片发出第二控制信号包括：
[0030] 向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
[0031] 所述向所述射频收发芯片发出第三控制信号包括：
[0032] 向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
[0033] 在所述第一状态为发送状态，所述第二状态为接收状态的情况下，所述向所述射频收发芯片发送第四控制信号包括：
[0034] 向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
[0035] 所述向所述射频收发芯片发送第五控制信号包括：
[0036] 向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
[0037] 在所述第一状态为接收状态，所述第二状态为发送状态的情况下，所述向所述射频收发芯片发送第四控制信号包括：
[0038] 向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
[0039] 所述向所述射频收发芯片发出第五控制信号包括：
[0040] 向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0。
[0041] 一种芯片控制，包括：
[0042] 第一状态机，用于如果射频收发芯片在第二状态的flush周期，则当所述第二状态的flush周期持续第一时间值后，向所述射频收发芯片发出第一控制信号，所述第一控制信号用于将所述射频收发芯片切换到第一状态的等待周期，所述第一时间值依据所述射频收发芯片1的工作时序设定；如果所述射频收发芯片在所述第一状态的等待周期持续第二时间值后，向所述射频收发芯片发出第二控制信号，所述第二控制信号用于将所述射频收发芯片切换到所述第一状态的开始周期，所述第二时间值依据所述射频收发芯片的工作时序设定；如果所述射频收发芯片在所述第一状态的持续周期，则当检测到基带处理芯片处于所述第一状态的结束周期时，向所述射频收发芯片发出第三控制信号，所述第三控制信号用于将所述射频收发芯片切换到所述第一状态的结束周期。
[0043] 可选地，所述装置还包括：
[0044] 第二状态机，用于检测所述基带处理芯片处于所述第一状态的结束周期，所述检测所述基带处理芯片处于所述第一状态的结束周期的具体方法包括：当所述基带处理芯片处于所述第一状态的持续周期时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿，则确定所述基带处理芯片切换到所述第一状态的结束周期。
[0045] 可选地，所述第二状态机还用于：
[0046] 当所述基带处理芯片处于等待状态时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿且TXNRX引脚的输出为高电平时，确定所述基带处理芯片切换到发送状态的开始周期；当所述基带处理芯片在所述发送状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片切换到发送状态的持续周期；当所述基带处理芯片处于等待状态时，如果检测到所述基带处理芯片的Enable引脚的输出为上升沿且TXNRX引脚的输出为低电平时，确定所述基带处理芯片切换到接收状态的开始周期；当所述基带处理芯片在所述接收状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片切换到接收状态的持续周期。
[0047] 可选地，所述第一状态机还用于：
[0048] 当所述射频收发芯片处于所述第一状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片发送第四控制信号，所述第四控制信号用于将所述射频收发芯片切换到所述第一状态的持续周期；
[0049] 当所述射频收发芯片处于所述第一状态的结束周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片发送第五控制信号，所述第五控制信号用于将所述射频收发芯片切换到所述第一状态的flush周期。
[0050] 可选地，在所述第一状态机在所述第一状态为发送状态，所述第二状态为接收状态的情况下，所述第一状态机用于向所述射频收发芯片发出第一控制信号包括：
[0051] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号0；
[0052] 所述第一状态机用于所述向所述射频收发芯片发出第二控制信号包括：
[0053] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
[0054] 所述第一状态机用于所述向所述射频收发芯片发出第三控制信号包括：
[0055] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
[0056] 在所述第一状态为接收状态，所述第二状态为发送状态的情况下，所述第一状态机用于向所述射频收发芯片发出第一控制信号包括：
[0057] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号0；
[0058] 所述第一状态机用于向所述射频收发芯片发出第二控制信号包括：
[0059] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
[0060] 所述第一状态机用于向所述射频收发芯片发出第三控制信号包括：
[0061] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
[0062] 在所述第一状态为发送状态，所述第二状态为接收状态的情况下，所述第一状态机用于向所述射频收发芯片发送第四控制信号包括：
[0063] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
[0064] 所述第一状态机用于向所述射频收发芯片发送第五控制信号包括：
[0065] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号0，向所述射频收发芯片的TXNRX引脚输出信号1；
[0066] 在所述第一状态为接收状态，所述第二状态为发送状态的情况下，所述第一状态机用于向所述射频收发芯片发送第四控制信号包括：
[0067] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0；
[0068] 所述第一状态机用于所述射频收发芯片发送第五控制信号包括：
[0069] 所述第一状态机具体用于，向所述射频收发芯片的Enable引脚输出信号1，向所述射频收发芯片的TXNRX引脚输出信号0。
[0070] 本申请所述的芯片控制方法及装置，使用第一时间值、第二时间值以及基带处理芯片处于所述第一状态的结束周期作为射频收发芯片在各个状态之间进行切换的依据，而不再使用基带处理芯片的引脚输出的信号作为射频收发芯片的切换依据，因此，只要依据射频收发芯片的工作时序设定第一时间值和第二时间值，即可实现在不同工作时序下的射频收发芯片与使用基带处理芯片的正确协作，从而实现正常通信的目的。
附图说明
[0071] 为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0072] 图1为射频收发芯片AD9361工作在收发独立控制的FDD模式的示意图；
[0073] 图2为基带处理芯片BSC9132的时序控制示意图；
[0074] 图3为本申请实施例公开的一种芯片控制方法的流程图；
[0075] 图4为本申请实施例公开的检测所述基带处理芯片BSC9132处于所述第一状态的结束周期的方法的流程图；
[0076] 图5为本申请实施例公开的芯片控制装置的结构示意图。
具体实施方式
[0077] 本申请实施例公开的芯片控制方法，使用在射频收发芯片和基带处理芯片共同构成的通信系统中。目的在于使得射频收发芯片工作在收发独立控制的FDD模式，基带处理芯片工作在ENABLE/TXNRX引脚控制(ENABLE/TXNRX PIN CONTROL)TDD模式，从而减小通信系统的时延。
[0078] 在本申请的实施例中，均以射频收发芯片AD9361和基带处理芯片BSC9132为例进行说明。需要说明的是，本申请所述方法及装置所适用的射频收发芯片及基带处理芯片并不限于上述具体芯片，只要使用JESD207接口标准的芯片，均适用于本申请所述的方法及装置。
[0079] 在上述通信系统中，射频收发芯片AD9361的时序控制示意图如图1所示，基带处理芯片BSC9132的时序控制示意图如图2所示。
[0080] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0081] 本申请实施例公开的一种芯片控制方法，如图3所示，包括：
[0082] S301：如果射频收发芯片AD9361在第二状态的数据缓冲状态周期，则当所述第二状态的flush周期持续第一时间值后，向所述射频收发芯片AD9361发出第一控制信号，所述第一控制信号用于将所述射频收发芯片AD9361切换到第一状态的等待周期；
[0083] 其中，第一时间值依据所述射频收发芯片AD9361的工作时序设定，例如，第一时间值可以为6个ADC_CLK/64时钟周期，其中ADC_CLK为用户设定的、与此芯片匹配的数模转换单元的采样时钟；
[0084] 本实施例中，第一状态为发送状态，第二状态为接收状态，为了方便说明，图3中，使用tx表示发射状态，使用rx表示接收状态。使用rfic_state_cnt1表示接收状态的flush周期持续的时间，使用rfic_tx_flush_cnt表示第一时间值，使用rfic_tx_wait表示发送状态的等待周期。
[0085] 本实施例中，向所述射频收发芯片AD9361发出第一控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号0，向所述射频收发芯片AD9361的TXNRX引脚输出信号0。
[0086] S302：如果射频收发芯片AD9361在发送状态的等待周期rfic_tx_wait持续第二时间值rfic_tx_switch_cnt后，向射频收发芯片AD9361发出第二控制信号，第二控制信号用于将射频收发芯片AD9361切换到发送状态的开始周期rfic_tx_start；
[0087] 其中，第二时间值依据所述射频收发芯片AD9361的工作时序设定；
[0088] 本实施例中，第二时间值依据所述射频收发芯片AD9361的工作时序设定，也可以为6个ADC_CLK/64时钟周期。
[0089] 图3中，使用rfic_state_cnt2表示射频收发芯片AD9361在rfic_tx_wait持续的时间。
[0090] 本实施例中，向射频收发芯片AD9361发出第二控制信号的具体实现方式可以为：向射频收发芯片AD9361的Enable引脚输出信号0，向射频收发芯片AD9361的TXNRX引脚输出信号1。
[0091] S303：当射频收发芯片AD9361处于发送状态的开始周期rfic_tx_start时，如果检测到下一个时钟周期的时钟信号，向射频收发芯片AD9361的Enable引脚输出信号0，向所述射频收发芯片AD9361的TXNRX引脚输出信号1，用于将射频收发芯片AD9361切换到发送状态的持续周期rfic_tx；
[0092] S303中，与现有技术相同，依然使用射频收发芯片AD9361的时钟周期对其进行切换控制。
[0093] S304：如果射频收发芯片AD9361在发送状态的持续周期rfic_tx，则当检测到基带处理芯片BSC9132处于发送状态的结束周期时，向射频收发芯片AD9361发出第三控制信号，所述第三控制信号用于将射频收发芯片AD9361切换到发送状态的结束周期rfic_tx_end；
[0094] 其中，向射频收发芯片AD9361发出第三控制信号的具体实现方式可以为：向射频收发芯片AD9361的Enable引脚输出信号0，向射频收发芯片AD9361的TXNRX引脚输出信号1。
[0095] 图3中，使用aic_state表示基带处理芯片BSC9132当前的状态，使用aic_state_tx_end表示基带处理芯片BSC9132的发送状态的结束周期。
[0096] S305：当射频收发芯片AD9361处于所述第一状态的结束周期rfic_tx_end时，如果检测到下一个时钟周期的时钟信号，则向射频收发芯片AD9361的Enable引脚输出信号0，向射频收发芯片AD9361的TXNRX引脚输出信号1，用于将射频收发芯片AD9361切换到发送状态的flush周期rfic_tx_flush；
[0097] 以上为切换到发送状态后，发送状态的各个周期的切换条件及流程，如图1中所示，接收状态下的各个周期的切换条件及流程类似，包括以下步骤：
[0098] S306：如果射频收发芯片AD9361在发送状态的flush周期rfic_tx_flush，则当发送状态的flush周期rfic_tx_flush持续第一时间值后，向射频收发芯片AD9361的Enable引脚输出信号0，向所述射频收发芯片AD9361的TXNRX引脚输出信号0，用于将射频收发芯片AD9361切换到接收状态的等待周期rfic_rx_wait；
[0099] S307：如果射频收发芯片AD9361在接收状态的等待周期持续rfic_rx_wait第二时间值后，向射频收发芯片AD9361的Enable引脚输出信号1，向所述射频收发芯片AD9361的TXNRX引脚输出信号0，用于将射频收发芯片AD9361切换到接收状态的开始周期rfic_rx_start；
[0100] S308：当射频收发芯片AD9361处于接收状态的开始周期rfic_rx_start时，如果检测到下一个时钟周期的时钟信号，向射频收发芯片AD9361的Enable引脚输出信号1，向射频收发芯片AD9361的TXNRX引脚输出信号0，用于将射频收发芯片AD9361切换到接收状态持续周期rfic_rx；
[0101] S309：如果射频收发芯片AD9361在接收状态的持续周期rfic_rx，则当检测到基带处理芯片BSC9132处于接收状态的结束周期时，向射频收发芯片AD9361的Enable引脚输出信号1，向射频收发芯片AD9361的TXNRX引脚输出信号0，用于将射频收发芯片AD9361切换到接收状态的结束周期rfic_rx_end；
[0102] S310：当射频收发芯片AD9361处于接收状态的结束周期rfic_tx_end时，如果检测到下一个时钟周期的时钟信号，则向射频收发芯片AD9361的Enable引脚输出信号1，向射频收发芯片AD9361的TXNRX引脚输出信号0，用于将射频收发芯片AD9361切换到接收状态的flush周期rfic_rx_flush。
[0103] 从上述步骤可以看出，本实施例中，使用第一时间值、第二时间值以及基带处理芯片当前所处的周期为依据，对射频收发芯片进行切换控制，因此，能够保证工作在不同时序下的两个芯片的正确工作。从而使得在TDD系统中，射频收发芯片可以工作在FDD模式，有利于通信时延的减小。
[0104] 并且，从图3中可以看出，采用本实施例所述的方法，只需通过十个状态即可实现上述目的，相比于现有的状态机控制而言，本实施例中使用的状态的数量较少(没有等待状态)，因此，易于简化流程。
[0105] 本实施例中，如前所述，基带处理芯片BSC9132处于所述第一状态的结束周期作为切换的条件之一使用，下面详细说明检测所述基带处理芯片BSC9132处于所述第一状态的结束周期的方法。
[0106] 如图4所示，所述方法包括：
[0107] S401：当基带处理芯片BSC9132处于等待状态aic_wait时，如果检测到基带处理芯片BSC9132的Enable引脚的输出为上升沿且TXNRX引脚的输出为高电平时，确定基带处理芯片BSC9132切换到发送状态的开始周期tx_atart；
[0108] S402：当基带处理芯片BSC9132在发送状态的开始周期tx_atart时，如果检测到下一个时钟周期的时钟信号，则确定基带处理芯片BSC9132切换到发送状态的持续周期aic_tx；
[0109] S403：当基带处理芯片BSC9132处于发送状态的持续周期aic_tx时，如果检测到基带处理芯片BSC9132的Enable引脚的输出为上升沿，则确定所述基带处理芯片BSC9132切换到所述第一状态的结束周期tx_end；
[0110] S404：如果检测到下一个时钟周期的时钟信号，则确定基带处理芯片BSC9132切换到等待状态aic_wait；
[0111] S405：当基带处理芯片BSC9132处于等待状态aic_wait时，如果检测到基带处理芯片BSC9132的Enable引脚的输出为上升沿且TXNRX引脚的输出为低电平时，确定所述基带处理芯片BSC9132切换到接收状态的开始周期tx_atart；
[0112] S406：当基带处理芯片BSC9132在接收状态的开始周期tx_atart时，如果检测到下一个时钟周期的时钟信号，则确定基带处理芯片BSC9132切换到接收状态的持续周期aic_rx；
[0113] S407：当基带处理芯片BSC9132处于接收状态的持续周期aic_rx时，如果检测到基带处理芯片BSC9132的Enable引脚的输出为上升沿，则确定基带处理芯片BSC9132切换到接收状态的结束周期rx_end；
[0114] S408：如果检测到下一个时钟周期的时钟信号，则确定基带处理芯片BSC9132切换到等待状态aic_wait。
[0115] 可见，本实施例中，首先通过对基带处理芯片BSC9132的Enable引脚及TXNRX引脚输出的信号进行译码，使用译码的结果作为射频收发芯片AD9361的状态周期的切换条件，从而实现依据TDD模式的基带处理芯片BSC9132的输出信号对FDD模式的射频收发芯片AD9361的正确控制。
[0116] 与上述方法实施例相对应地，本申请实施例还公开了一种芯片控制装置，如图5所示，包括：第一状态机501和第二状态机502。
[0117] 其中，第一状态机用于：
[0118] 如果射频收发芯片AD9361在第二状态的flush周期，则当所述第二状态的flush周期持续第一时间值后，向所述射频收发芯片AD9361发出第一控制信号，所述第一控制信号用于将所述射频收发芯片AD9361切换到第一状态的等待周期，所述第一时间值依据所述射频收发芯片AD9361的工作时序设定；
[0119] 如果所述射频收发芯片AD9361在所述第一状态的等待周期持续第二时间值后，向所述射频收发芯片AD9361发出第二控制信号，所述第二控制信号用于将所述射频收发芯片AD9361切换到所述第一状态的开始周期，所述第二时间值依据所述射频收发芯片AD9361的工作时序设定；
[0120] 如果所述射频收发芯片AD9361在所述第一状态的持续周期，则当检测到基带处理芯片BSC9132处于所述第一状态的结束周期时，向所述射频收发芯片AD9361发出第三控制信号，所述第三控制信号用于将所述射频收发芯片AD9361切换到所述第一状态的结束周期。
[0121] 具体地，第一状态机在所述第一状态为发送状态，所述第二状态为接收状态的情况下，向所述射频收发芯片AD9361发出第一控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号0，向所述射频收发芯片AD9361的TXNRX引脚输出信号0；向所述射频收发芯片AD9361发出第二控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号0，向所述射频收发芯片AD9361的TXNRX引脚输出信号1；向所述射频收发芯片AD9361发出第三控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号0，向所述射频收发芯片AD9361的TXNRX引脚输出信号1；
[0122] 在所述第一状态为接收状态，所述第二状态为发送状态的情况下，第一状态机向所述射频收发芯片AD9361发出第一控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号0，向所述射频收发芯片AD9361的TXNRX引脚输出信号0；向所述射频收发芯片AD9361发出第二控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号1，向所述射频收发芯片AD9361的TXNRX引脚输出信号0；向所述射频收发芯片AD9361发出第三控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号1，向所述射频收发芯片AD9361的TXNRX引脚输出信号0。
[0123] 进一步地，所述第一状态机还可以用于：
[0124] 当所述射频收发芯片AD9361处于所述第一状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片AD9361发送第四控制信号，所述第四控制信号用于将所述射频收发芯片AD9361切换到所述第一状态的持续周期；
[0125] 当所述射频收发芯片AD9361处于所述第一状态的结束周期时，如果检测到下一个时钟周期的时钟信号，则向所述射频收发芯片AD9361发送第五控制信号，所述第五控制信号用于将所述射频收发芯片AD9361切换到所述第一状态的flush周期。
[0126] 具体地，在所述第一状态为发送状态，所述第二状态为接收状态的情况下，第一状态机向所述射频收发芯片AD9361发送第四控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号0，向所述射频收发芯片AD9361的TXNRX引脚输出信号1；第一状态机向所述射频收发芯片AD9361发送第五控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号0，向所述射频收发芯片AD9361的TXNRX引脚输出信号1；
[0127] 在所述第一状态为接收状态，所述第二状态为发送状态的情况下，第一状态机向所述射频收发芯片AD9361发送第四控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号1，向所述射频收发芯片AD9361的TXNRX引脚输出信号0；第一状态机向所述射频收发芯片AD9361发送第五控制信号的具体实现方式可以为：向所述射频收发芯片AD9361的Enable引脚输出信号1，向所述射频收发芯片AD9361的TXNRX引脚输出信号0。
[0128] 第二状态机可以用于：检测所述基带处理芯片BSC9132处于所述第一状态的结束周期，所述检测所述基带处理芯片BSC9132处于所述第一状态的结束周期的具体方法包括：当所述基带处理芯片BSC9132处于所述第一状态的持续周期时，如果检测到所述基带处理芯片BSC9132的Enable引脚的输出为上升沿，则确定所述基带处理芯片BSC9132切换到所述第一状态的结束周期。
[0129] 进一步地，第二状态机还可以用于：当所述基带处理芯片BSC9132处于等待状态时，如果检测到所述基带处理芯片BSC9132的Enable引脚的输出为上升沿且TXNRX引脚的输出为高电平时，确定所述基带处理芯片BSC9132切换到发送状态的开始周期；当所述基带处理芯片BSC9132在所述发送状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片BSC9132切换到发送状态的持续周期；当所述基带处理芯片BSC9132处于等待状态时，如果检测到所述基带处理芯片BSC9132的Enable引脚的输出为上升沿且TXNRX引脚的输出为低电平时，确定所述基带处理芯片BSC9132切换到接收状态的开始周期；当所述基带处理芯片BSC9132在所述接收状态的开始周期时，如果检测到下一个时钟周期的时钟信号，则确定所述基带处理芯片BSC9132切换到接收状态的持续周期。
[0130] 本实施例中第一状态机和第二状态机的具体切换控制流程可以参见图3和图4所示。
[0131] 为本实施例所述的装置可以应用在现场可编程门阵列(Field-Programmable Gate Array，FPGA)中，图5为FPGA与基带处理芯片BSC9132和射频收发芯片AD9361的连接示意图。FPGA可以使用更大容量的spartan-6系列。
[0132] 可见，本实施例中，用FPGA对BSC9132发出的控制信号进行译码，给出新的控制信号实现对AD9361的正确控制；考虑到实际工作情况，近AD9361侧状态机相比于AD9361内部状态机，多了四个状态，并通过引入参数，更方便地控制时序；两个有限状态机的级联，实现FPGA两侧两个不同工作模式的对接。
[0133] 本申请实施例方法所述的功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算设备可读取存储介质中。基于这样的理解，本申请实施例对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该软件产品存储在一个存储介质中，包括若干指令用以使得一台计算设备(可以是个人计算机，服务器，移动计算设备或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
[0134] 本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。
[0135] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
