本申请公开了一种有机发光二极管面板、栅极驱动电路及其单元，其包括：扫描信号产生单元(31)，用于产生扫描信号(Vscan)；其在所述脉冲信号(VIN)的控制下，将第一时钟信号(VA)传送至扫描信号输出端；以及在第二时钟信号(VB)的控制下，下拉所述扫描信号输出端的电压以维持其为低电平；发光信号产生单元(32)，用于产生发光信号(VEM)；其在所述脉冲信号(VIN)的控制下，下拉发光信号输出端的电压；以及在第二时钟信号(VB)的控制下，对所述发光信号输出端进行充电。本申请实现了在栅极驱动电路及其单元中同时产生扫描信号Vscan和发光信号VEM，且其结构简单、驱动能力强和适用范围广。
第一时钟信号输入端，用于输入第一时钟信号(VA)；第二时钟信号输入端，用于输入第二时钟信号(VB)；
扫描信号产生单元(31)，用于产生扫描信号(Vscan)；其在所述脉冲信号(VIN)的控制下，将第一时钟信号(VA)传送至扫描信号输出端；以及在第二时钟信号(VB)的控制下，下拉所述扫描信号输出端的电压以维持其为低电平；
发光信号产生单元(32)，用于产生发光信号(VEM)；其在所述脉冲信号(VIN)的控制下，下拉发光信号输出端的电压；以及在第二时钟信号(VB)的控制下，对所述发光信号输出端进行充电；
所述第一时钟信号(VA)和第二时钟信号(VB)为周期和占空比相同、相位不同的时钟信号；所述第一时钟信号(VA)的高电平的上升沿超前于第二时钟信号(VB)的高电平的上升沿；
所述脉冲信号(VIN)的高电平的上升沿超前于第一时钟信号(VA)的高电平的上升沿，脉冲信号(VIN)的高电平的下降沿超前于第二时钟信号(VB)的高电平的上升沿；
其中，所述发光信号产生单元(32)包括第二控制端(Q2)、第二上拉模块(321)和第二下拉模块(322)；其中所述第二控制端(Q2)，用于获得驱动电压后，驱动第二上拉模块(321)将发光信号输出端的电压上拉并维持；所述第二上拉模块(321)，用于在所述第二时钟信号(VB)的高电平到来时，对第二控制端(Q2)进行充电以提供所述驱动电压；所述第二下拉模块(322)，用于在所述脉冲信号(VIN)的高电平到来时，将发光信号输出端和第二控制端(Q2)的电压下拉；或者，所述扫描信号产生单元(31)包括：第一上拉模块(312)，包括第一控制端(Q1)，所述第一上拉模块(312)的第一控制端(Q1)获得驱动电压后，将第一时钟信号(VA)传送至扫描信号输出端；输入模块(311)，用于从脉冲信号输入端接收输入的脉冲信号(VIN)，给所述的第一上位模块(312)的第一控制端(Q1)提供所述驱动电压；第一下拉模块(313)，用于在第二时钟信号(VB)的控制下，下拉所述扫描信号输出端的电压以维持其为低电平。
2.如权利要求1所述的栅极驱动电路单元，其特征在于，所述第二上拉模块(321)包括晶体管T7和晶体管T8；
所述晶体管T8的控制极用于输入所述第二时钟信号(VB)，第一极连接到高电平源(VDD)，第二极连接到所述第二控制端(Q2)，用于在所述第二时钟信号(VB)的高电平到来时，对第二控制端(Q2)进行充电以提供所述驱动电压；
所述晶体管T7的控制极连接到所述第二控制端(Q2)，第一极连接到所述高电平源(VDD)，第二极连接到所述发光信号输出端，用于在晶体管T7被所述驱动电压开启后，通过高电平源(VDD)对所述发光信号输出端充电。
3.如权利要求2所述的栅极驱动电路单元，其特征在于：所述晶体管T7的控制极与第二极之间还连有一电容C2。
4.如权利要求1所述的栅极驱动电路单元，其特征在于，所述第二下拉模块(322)包括晶体管T9和晶体管T10；
所述晶体管T9的控制极连接到所述脉冲信号输入端，用于输入脉冲信号(V-IN)，第二极连接到低电平源(VSS)，第一极连接到所述发光信号输出端，用于在所述输入脉冲信号(VIN)的高电平到来时，通过所述低电平源(VSS)下拉发光信号输出端的电压；
所述晶体管T10的控制极连接到所述脉冲信号输入端，用于输入脉冲信号(VIN)，第二极连接到低电平源(VSS)，第一极连接到所述第二控制端(Q2)，用于在所述输入脉冲信号(VIN)的高电平到来时，通过所述低电平源(VSS)下拉第二控制端(Q2)的电压。
5.如权利要求1所述的栅极驱动电路单元，其特征在于：
所述输入模块(311)包括晶体管T1；所述晶体管T1的第一极与控制极都连接到脉冲信号输入端，用于输入所述脉冲信号(VIN)，晶体管T1的第二极连接到第一上拉模块(312)的第一控制端(Q1)，用于在所述脉冲信号(VIN)的高平电到来时，给第一上拉模块(312)的第一控制端(Q1)充电以提供所述的驱动电压；
所述第一上拉模块(312)，包括晶体管T2和电容C1；所述电容C1连接于晶体管T2的控制极与第二极之间；所述晶体管T2的控制极为所述的第一控制端(Q1)，晶体管T2的第一极用于输入第一时钟信号(VA)，第二极连接到扫描信号输出端，用于在晶体管T2被所述驱动电压开启后，当所述第一时钟信号(VA)的高电平到来时对所述扫描信号输出端充电，当所述第一时钟信号(VA)的低电平到来时对所述扫描信号输出端放电；
所述第一下拉模块(313)包括晶体管T3和晶体管T4；
所述晶体管T3的控制极用于输入所述第二时钟信号(VB)，第二极连接到低电平源(VSS)，第一极连接到所述扫描信号输出端，用于当所述第二时钟信号(VB)的高电平到来时，通过所述低电平源(VSS)对扫描信号输出端放电；
所述晶体管T4的控制极用于输入所述第二时钟信号(VB)，第二极连接到所述低电平源(VSS)，第一极连接到所述第一控制端(Q1)，用于当所述第二时钟信号(VB)的高电平到来时，通过所述低电平源(VSS)对第一控制端(Q1)放电。
6.如权利要求1所述的栅极驱动电路单元，其特征在于，还包括低电平维持单元(314)，用于在发光信号(VEM)的控制下，将第一控制端(Q1)和扫描信号输出端的电压下拉并维持在低电平。
7.如权利要求6所述的栅极驱动电路单元，其特征在于，所述低电平维持单元(314)包括晶体管T5和晶体管T6；
所述晶体管T5的控制极连接到发光信号输出端，用于输入发光信号(VEM)，晶体管T5的第二极连接到低电平源(VSS)，第一极连接到所述扫描信号输出端，用于当所述发光信号(VEM)高电平到来时，通过所述低电平源(VSS)对扫描信号输出端放电以维持扫描信号输出端的电压为低电平；
所述晶体管T6的控制极连接到发光信号输出端，用于输入发光信号(VEM)，晶体管T6的第二极连接到低电平源(VSS)，第一极连接到所述第一控制端(Q1)，用于当所述发光信号(VEM)高电平到来时，通过所述低电平源(VSS)对第一控制端(Q1)放电以维持第一控制端(Q1)的电压为低电平。
8.如权利要求1到7中任一项所述的栅极驱动电路单元，其特征在于，还包括：
初始化信号输入端，用于输入初始化信号(VRST)；
初始化模块(323)，用于当初始化信号(VRST)的高电平到来时，将发光信号输出端的电压上拉至高电平，以及将扫描信号输出端的电压下拉至低电平。
9.一种栅极驱动电路，其特征在于：包括N级级联的如权利要求8所述的栅极驱动电路单元、第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)、第四时钟线(CK4)和启动信号线(ST)；其中N为大于1的正数；
所述第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)和第四时钟线(CK4)，用于为所述栅极驱动电路单元提供四相时钟信号；所述启动信号线(ST)连接至第1级栅极驱动电路单元的脉冲信号输入端和第2～N级栅极驱动电路单元的初始化信号输入端；每一级的栅极驱动电路单元的扫描信号输出端连接至下一级栅极驱动电路单元的脉冲信号输入端；
第4K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线(CK1)，第二时钟信号输入端连接至第二时钟线路(CK2)；
第4K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线(CK2)，第二时钟信号输入端连接至第三时钟线路(CK3)；
第4K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线(CK3)，第二时钟信号输入端连接至第四时钟线路(CK4)；
第4K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线(CK4)，第二时钟信号输入端连接至第一时钟线路(CK1)；其中K为大于或等于0的整数；
第4K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线(CK1)，第二时钟信号输入端连接至第三时钟线路(CK3)；
第4K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线(CK2)，第二时钟信号输入端连接至第四时钟线路(CK4)；
第4K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线(CK3)，第二时钟信号输入端连接至第一时钟线路(CK1)；
第4K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线(CK4)，第二时钟信号输入端连接至第二时钟线路(CK2)；其中K为大于或等于0的整数。
10.一种栅极驱动电路，其特征在于：包括N级级联的如权利要求8所述的栅极驱动电路单元、第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)、第四时钟线(CK4)、第五时钟线(CK5)、第六时钟线(CK6)和启动信号线(ST)；其中N为大于1的正数；
所述第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)、第四时钟线(CK4)、第五时钟线(CK5)和第六时钟线(CK6)，用于为所述栅极驱动电路单元提供六相时钟信号；所述启动信号线(ST)连接至第1级栅极驱动电路单元的脉冲信号输入端和第2～N级栅极驱动电路单元的初始化信号输入端；每一级的栅极驱动电路单元的扫描信号输出端连接至下一级栅极驱动电路单元的脉冲信号输入端；
第6K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线(CK1)，第二时钟信号输入端连接至第三时钟线路(CK3)；
第6K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线(CK2)，第二时钟信号输入端连接至第四时钟线路(CK4)；
第6K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线 (CK3)，第二时钟信号输入端连接至第五时钟线路(CK5)；
第6K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线(CK4)，第二时钟信号输入端连接至第六时钟线路(CK6)；
第6K+5级栅极驱动电路单元的第一时钟信号输入端连接至第五时钟线(CK5)，第二时钟信号输入端连接至第一时钟线路(CK1)；
第6K+6级栅极驱动电路单元的第一时钟信号输入端连接至第六时钟线(CK6)，第二时钟信号输入端连接至第二时钟线路(CK2)；其中K为大于或等于0的整数；
第6K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线(CK1)，第二时钟信号输入端连接至第四时钟线路(CK4)；
第6K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线(CK2)，第二时钟信号输入端连接至第五时钟线路(CK5)；
第6K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线(CK3)，第二时钟信号输入端连接至第六时钟线路(CK6)；
第6K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线(CK4)，第二时钟信号输入端连接至第一时钟线路(CK1)；
第6K+5级栅极驱动电路单元的第一时钟信号输入端连接至第五时钟线(CK5)，第二时钟信号输入端连接至第二时钟线路(CK2)；
第6K+6级栅极驱动电路单元的第一时钟信号输入端连接至第六时钟线(CK6)，第二时钟信号输入端连接至第三时钟线路(CK3)；其中K为大于或等于0的整数。
11.一种有机发光二极管面板，包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线、第二方向的多条栅极扫描线和发光控制线；数据驱动电路，用于为所述数据线提供包含视频图像信号的数据信号，其特征在于，还包括：如权利要求9或10所述的栅极驱动电路，用于为所述栅极扫描线提供扫描信号(Vscan)；
一种有机发光二极管面板、栅极驱动电路及其单元
技术领域
[0001] 本申请涉及平板显示领域，特别涉及一种用于有机发光二极管面板的栅极驱动电路及其单元。
背景技术
[0002] 在平板显示领域中，有机发光二极管显示器(OLED，Organic Light Emitting Display)由于具有自发光、高亮度、高对比度、高发光效率和响应速度快等优点，被认为是可以取代液晶面板(TFT-LCD)的下一代面板。
[0003] 在有机发光二极管面板中，其有机发光二极管属于电流型发光器件，因而在有机发光二极管面板中每一个像素都有一个像素驱动电路，用于接收扫描信号和数据信号来控制发光像素流过的电流，从而驱动有机发光二极管发光。然而，构成像素驱动电路的薄膜晶体管在长时间工作之后会发生阈值电压漂移，缩短电路和面板的寿命，因此，为了对像素驱动电路中的薄膜晶体管的阈值电压漂移进行补偿，像素驱动电路中还需要多条控制信号线提供复杂的控制信号。
[0004] 传统的集成栅极驱动电路只输出扫描信号，不输出用于阈值电压补偿的相关控制信号如发光信号，这些发光信号是由外部的集成电路(IC)提供，这不仅会带来较高的成本，而且不利于有机发光二极管面板的轻薄化。
发明内容
[0005] 为了解决上述问题，本申请提供一种有机发光二极管面板、栅极驱动电路及其单元。
[0006] 根据本申请的第一方面，本申请提供一种栅极驱动电路单元，包括：
[0007] 脉冲信号输入端，用于输入脉冲信号VIN；
[0008] 扫描信号输出端，用于输出扫描信号Vscan；
[0009] 发光信号输出端，用于输出发光信号VEM；
[0010] 第一时钟信号输入端，用于输入第一时钟信号VA；第二时钟信号输入端，用于输入第二时钟信号VB；
[0011] 扫描信号产生单元31，用于产生扫描信号Vscan；其在所述脉冲信号VIN的控制下，将第一时钟信号VA传送至扫描信号输出端；以及在第二时钟信号VB的控制下，下拉所述扫描信号输出端的电压以维持其为低电平；
[0012] 发光信号产生单元32，用于产生发光信号VEM；其在所述脉冲信号VIN的控制下，下拉发光信号输出端的电压；以及在第二时钟信号VB的控制下，对所述发光信号输出端进行充电；
[0013] 各信号的配置如下：
[0014] 所述第一时钟信号VA和第二时钟信号VB为周期和占空比相同、相位不同的时钟信号；所述第一时钟信号VA的高电平的上升沿超前于第二时钟信号VB的高电平的上升沿；
[0015] 所述脉冲信号VIN的高电平的上升沿超前于第一时钟信号VA的高电平的上升沿，脉冲信号VIN的高电平的下降沿超前于第二时钟信号VB的高电平的上升沿。
[0016] 根据本申请的第二方面，本申请提供一种栅级驱动电路，其包括N级级联的上述栅极驱动电路单元、第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4和启动信号线ST；其中N为大于1的正数；
[0017] 所述第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4，用于为所述栅极驱动电路单元提供四相时钟信号；所述启动信号线ST连接至第1级栅级驱动电路单元的脉冲信号输入端和第2～N级栅级驱动电路单元的初始化信号输入端；每一级的栅极驱动电路单元的扫描信号输出端连接至下一级栅极驱动电路单元的脉冲信号输入端；
[0018] 各时钟信号线连接如下：
[0019] 第4K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线CK1，第二时钟信号输入端连接至第二时钟线路CK2；
[0020] 第4K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线CK2，第二时钟信号输入端连接至第三时钟线路CK3；
[0021] 第4K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线CK3，第二时钟信号输入端连接至第四时钟线路CK4；
[0022] 第4K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线CK4，第二时钟信号输入端连接至第一时钟线路CK1；其中K为大于或等于0的整数。
[0023] 根据本申请的第三方面，本申请提供一种有机发光二极管面板，包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线、第二方向的多条栅极扫描线和发光控制线；数据驱动电路，用于为所述数据线提供包含视频图像信号的数据信号；还包括上述的栅极驱动电路，用于为所述栅级扫描线提供扫描信号Vscan；以及为所述发光控制线提供发光信号VEM。
[0024] 本申请的有益效果是：
[0025] 依上述实施的有机发光二极管面板、栅极驱动电路及其单元，由于引入发光信号产生单元，因此栅极驱动电路及其单元既可以产生扫描信号，也可以产生发光信号，同时，发光信号产生单元与扫描信号产生单元共用脉冲信号、第一时钟信号和第二时钟信号，因而发光信号产生单元可以很容易集成于栅极驱动电路中。
附图说明
[0026] 图1为有机发光二极管面板的一种像素驱动电路的结构图；
[0027] 图2为有机发光二极管面板的一种像素驱动电路的四种工作时序图；
[0028] 图3为本申请实施例一中的栅极驱动电路单元的一种结构图；
[0029] 图4为本申请实施例一中的栅极驱动电路单元的六种工作时序图；
[0030] 图5为本申请实施例二中的栅极驱动电路单元的一种结构图；
[0031] 图6为本申请实施例三中的栅极驱动电路单元的一种结构图；
[0032] 图7为本申请实施例四中的栅极驱动电路的一种结构图；
[0033] 图8为本申请实施例四中的栅极驱动电路的两种工作时序图；
[0034] 图9为本申请实施例四中的栅极驱动电路的另一种结构图；
[0035] 图10为本申请实施例四中的栅极驱动电路的另一种工作时序图；
[0036] 图11为本申请实施例五中的栅极驱动电路的一种结构图；
[0037] 图12本申请实施例五中的栅极驱动电路的两种工作时序图；
[0038] 图13为本申请实施例五中的栅极驱动电路的另一种结构图；
[0039] 图14为本申请实施例五中的栅极驱动电路的另一种工作时序图；
[0040] 图15为本申请实施例六中的有机发光二极管面板的一种结构图。
具体实施方式
[0041] 下面通过具体实施方式结合附图对本申请作进一步详细说明。
[0042] 首先对本申请中用到的术语进行说明。
[0043] 本申请中的晶体管为三端子晶体管，其三个端子为控制极、第一极和第二极；当晶体管为双极型晶体管时，控制极是指双极型晶体管的基极，第一极是指双极型晶体管的集电极或发射极，对应的第二极就是指双极型晶体管的发射极或集电极；当晶体管为场效应晶体管时，控制极是指场效应晶体管的栅极，第一极是指场效应晶体管的漏极或源极，对应的第二极就是指场效应晶体管的源极或漏极。
[0044] 在一个优选的实施例中，本申请中的晶体管为一种场效应晶体管：薄膜晶体管(TFT)。下面不妨以晶体管为N沟道薄膜晶体管为例对电路进行说明，相应地，此时晶体管的控制极指栅极，第一极指漏极，第二极指源极；当然，在其他实施例中晶体管也可以是其他类型的场效应晶体管或双极型晶体管。
[0045] 本申请公开了一种栅极驱动电路及其单元，用于为面板中的像素驱动电路提供扫描信号和发光信号，而传统的栅极驱动电路只能为像素驱动电路提供扫描信号不能提供发光信号。
[0046] 请参考图1，为一种有机发光二极管面板的像素驱动电路的结构图。其中，晶体管T4的控制极接收第n行的扫描信号Vscan[n]，晶体管T3的控制极接收第n行的发光信号VEM[n]，晶体管T5的第一极接收第n行的数据信号VDATA[n]，晶体管T2的控制极接收第n-1行的扫描信号Vscan[n-1]。由图1可以看出，为像素驱动电路提供扫描信号、发光信号的栅极扫描线和发光控制线都是连接到晶体管的栅极，因此在整个面板中，栅极扫描线和发光控制线上连接有较大的负载。
[0047] 请参考图2，为图1中所示的像素驱动电路的四种时序图。从图2可以看出，第n行的扫描信号Vscan[n]和第n-1行的扫描信号Vscan[n-1]可以是不交叠或者交叠50％脉宽的脉冲信号，第n行的发光信号VEM[n]是与扫描信号Vscan[n-1]、Vscan[n]反相的脉冲信号，且脉宽大于扫描信号Vscan[n-1]、Vscan[n]的脉宽。
[0048] 本申请的栅极驱动电路及其单元，可以为上述图1中的像素驱动电路提供满足图2时序的扫描信号和发光信号。
[0049] 本申请的设计思路是，在栅极驱动电路单元中增加发光信号产生单元，在发光信号产生单元中通过自举效应，使发光信号VEM可以满摆幅输出，且具有一定的驱动能力。下面通过若干优选的实施例，来对本申请作详细的说明。
[0050] 实施例一：
[0051] 请参考图3，为本实施例公开的一种栅级驱动电路单元的结构图。如图所示，本实施例的栅级驱动电路单元包括：
[0052] 用于输入脉冲信号VIN的脉冲信号输入端，用于输出扫描信号Vscan的扫描信号输出端，用于输出发光信号VEM的发光信号输出端，用于输入第一时钟信号VA的第一时钟信号输入端，用于输入第二时钟信号VB的第二时钟信号输入端，用于产生扫描信号Vscan的扫描信号产生单元31以及用于产生发光信号VEM的发光信号产生单元32，下面进一步说明。
[0053] 扫描信号产生单元31在脉冲信号VIN的控制下，将第一时钟信号VA传送至扫描信号输出端；以及在第二时钟信号VB的控制下，下拉所述扫描信号输出端的电压以维持其为低电平。在一个优选的实施例中，扫描信号产生单元31包括输入模块311、第一上拉模块312和第一下拉模块313。第一上拉模块312包括第一控制端Q1，第一上拉模块312的第一控制端Q1获得驱动电压后，将第一时钟信号VA传送至扫描信号输出端；具体地，第一上拉模块312可以由晶体管T2和电容C1实现：电容C1连接于晶体管T2的控制极与第二极之间；晶体管T2的控制极为上述的第一控制端Q1，晶体管T2的第一极用于输入第一时钟信号VA，晶体管T2的第二极连接到扫描信号输出端，用于在晶体管T2被上述驱动电压开启后，当第一时钟信号VA的高电平到来时对扫描信号输出端充电，当第一时钟信号VA的低电平到来时对所述扫描信号输出端放电。输入模块311用于从脉冲信号输入端接收输入的脉冲信号VIN，给第一上位模块312的第一控制端Q1提供上述驱动电压；具体地，输入模块311可以由晶体管T1实现：晶体管T1的第一极与控制极都连接到脉冲信号输入端，用于输入脉冲信号VIN，晶体管T1的第二极连接到第一上拉模块312的第一控制端Q1，用于在脉冲信号VIN的高平电到来时，给第一上拉模块312的第一控制端Q1充电以提供上述的驱动电压。第一下拉模块313用于在第二时钟信号VB的控制下，下拉扫描信号输出端的电压以维持其为低电平；具体地，第一下拉模块313可以由晶体管T3和晶体管T4实现：晶体管T3的控制极用于输入第二时钟信号VB，晶体管T3的第二极连接到低电平源VSS，其中低电平源VSS的电压为VL，晶体管T3的第一极连接到扫描信号输出端，用于当第二时钟信号VB的高电平到来时，通过低电平源VSS对扫描信号输出端放电；晶体管T4的控制极用于输入第二时钟信号VB，晶体管T4的第二极连接到低电平源VSS，晶体管T4的第一极连接到第一控制端Q1，用于当第二时钟信号VB的高电平到来时，通过低电平源VSS对第一控制端Q1放电。在另一些优选的实施例中，扫描信号产生单元31还可以包括低电平维持单元314，用于在发光信号VEM的控制下，将第一控制端Q1和扫描信号输出端的电压下拉并维持在低电平。具体地，扫描信号产生单元31可以由晶体管T5和晶体管T6实现：晶体管T5的控制极连接到发光信号输出端，用于输入发光信号VEM，晶体管T5的第二极连接到低电平源VSS，晶体管T5的第一极连接到扫描信号输出端，用于当发光信号VEM高电平到来时，通过低电平源VSS对扫描信号输出端放电以维持扫描信号输出端的电压为低电平；晶体管T6的控制极连接到发光信号输出端，用于输入发光信号VEM，晶体管T6的第二极连接到低电平源VSS，晶体管T6的第一极连接到上述第一控制端Q1，用于当发光信号VEM的高电平到来时，通过低电平源VSS对第一控制端Q1放电以维持第一控制端Q1的电压为低电平。
[0054] 发光信号产生单元32在脉冲信号VIN的控制下，下拉发光信号输出端的电压；以及在第二时钟信号VB的控制下，对发光信号输出端进行充电。在一个优选的实施例中，发光信号产生单元32包括第二控制端Q2、第二上拉模块321和第二下拉模块322。第二控制端Q2用于获得驱动电压后，驱动第二上拉模块321将发光信号输出端的电压上拉并维持。第二上拉模块321用于在第二时钟信号VB的高电平到来时，对第二控制端Q2进行充电以提供上述的驱动电压；具体地，第二上拉模块321可以由晶体管T7和晶体管T8实现：晶体管T8的控制极用于输入第二时钟信号VB，晶体管T8的第一极连接到高电平源VDD，其中高电平源VDD的电压为VH，晶体管T8的第二极连接到第二控制端Q2，用于在第二时钟信号VB的高电平到来时，对第二控制端Q2进行充电以提供上述驱动电压；晶体管T7的控制极连接到第二控制端Q2，晶体管T7的第一极连接到高电平源VDD，晶体管T7的第二极连接到发光信号输出端，用于在晶体管T7被上述驱动电压开启后，通过高电平源VDD对发光信号输出端充电。第二下拉模块322用于在脉冲信号VIN的高电平到来时，将发光信号输出端和第二控制端Q2的电压下拉；具体地，第二下拉模块322可以由晶体管T9和晶体管T10实现：晶体管T9的控制极连接到脉冲信号输入端，用于输入脉冲信号VIN，晶体管T9的第二极连接到低电平源VSS，晶体管T9的第一极连接到发光信号输出端，用于在输入的脉冲信号VIN的高电平到来时，通过低电平源VSS下拉发光信号输出端的电压；晶体管T10的控制极连接到脉冲信号输入端，用于输入脉冲信号VIN，晶体管T10的第二极连接到低电平源VSS，晶体管T10的第一极连接到上述第二控制端Q2，用于在输入脉冲信号VIN的高电平到来时，通过低电平源VSS下拉第二控制端Q2的电压。
[0055] 请参照图4，为本实施例的栅极驱动电路单元的几种工作时序图，以分别提供图2所示的几种工作时序图。本实施例的栅极驱动电路单元的各信号可以如下配置：第一时钟信号VA和第二时钟信号VB为周期和占空比相同、相位不同的时钟信号；第一时钟信号VA的高电平的上升沿超前于第二时钟信号VB的高电平的上升沿；脉冲信号VIN的高电平的上升沿超前于第一时钟信号VA的高电平的上升沿，脉冲信号VIN的高电平的下降沿超前于第二时钟信号VB的高电平的上升沿。
[0056] 本实施例的栅极驱动电路单元的工作过程分为四个阶段：预充阶段P1、上拉阶段P2、下拉阶段P3和电平维持阶段P4。
[0057] 下面中妨以图4(a)所示的一种工作时序图来具体说明上述的四个阶段。在本工作时序图中，第一时钟信号V+和第二时钟信号VB的脉冲宽度为2T，且高电平脉冲交叠宽度为T的时间；脉冲信号VIN的脉冲宽度为T。由图中可以看出，脉冲信号VIN与扫描信号Vscan具有相同的脉冲宽度T且脉冲不交叠。下面具体描述。
[0058] 1、预充阶段P1
[0059] 在t1时刻，脉冲信号VIN上升为高电平VH，第二时钟信号VB下降为低电平VL，因此控制极与第二时钟信号输入端相连的晶体管T3、晶体管T4和晶体管T8被关断，晶体管T1导通并对第一控制端Q1充电，第一控制端Q1的电压被充电至VH-VTH1，其中VTH1为晶体管T1的阈值电压。控制端Q1被充电后，获得驱动电压，使晶体管T2被开启导通，此时第一时钟信号VA为低电平，因此晶体管T2将第一时钟信号VA的低电平传递至扫描信号输出端，使扫描信号Vscan为低电平VL。
[0060] 在t1时刻，如上所述，脉冲信号VIN上升为高电平VH，因此晶体管T9和晶体管T10导通，将第二控制端Q2和发光信号输出端的电压下拉至低电平VL。
[0061] 2、上拉阶段P2
[0062] 在t2时刻，第一时钟信号VA由低电平上升为高电平，通过导通的晶体管T2对扫描信号输出端进行充电，扫描信号Vscan的电压开始上升；随着扫描信号Vscan的电压上升，第一控制端Q1的电压因自举被耦合至更高的电压VQ1_MAX，第一控制端Q1因自举而被耦合至更高的电压，又反过来增大了晶体管T2的驱动能力，使扫描信号Vscan可以快速的上升至高电平VH。
[0063] 3、下拉阶段P3
[0064] 在t3时刻，脉冲信号VIN由高电平下降为低电平，晶体管T1、晶体管T9和晶体管T10被关断。在t3时刻，第二时钟信号VB的电压由低电平上升为高电平，晶体管T3和晶体管T4被开启导通，从而将第一控制端Q1和扫描信号输出端的电压下拉至低电平VL。需要说明的是，虽然此时第一时钟信号VA仍然为高电平，但是因第一控制端Q1的电荷通过晶体管T4快速的释放时晶体管T2也被快速地关断，因此，扫描信号输出端的电压可以被晶体管T3快速地下拉。
[0065] 如上所述，在t3时刻，第二时钟信号VB的电压由低电平上升为高电平，因此晶体管T8导通，高电平源VDD通过晶体管T8对第二控制端Q2进行充电，当第二控制端Q2的电压上升至大于晶体管T7的阈值电压VTH7时，晶体管T7被开启导通，高电平源VDD开始通过晶体管T7对发光信号输出端进行充电，因此发光信号VEM的电压开始上升。需要说明的是，如前所述，由于发光信号输出端一般连接有较大的RC负载，因此发光信号VEM的上升时间一般较长。而本实施例中，当第二控制端Q2的电压被快速地充电至VH-VTH8时，此时晶体管T8的控制极电压为VH，而第二极的电压为VH-VTH8，因此晶体管T8被判断，第二控制端Q2处于浮空状态。随着发光信号VEM的电压的上升，第二控制端Q2的电压因自举被抬升到比VH更高的电压VQ2_MAX，这又反过来增加了晶体管T7的驱动能力，从而加速了发光信号输出端的充电速度，使发光信号VEM的电压可以被加速充电，并且可以被充电至高电平VH。
[0066] 4、电平维持阶段P4
[0067] 经过t3时刻及t3时刻后的极短一段时间，此时进入电平维持阶段P4。在下拉阶段P3之后，扫描信号Vscan的电压需要被长期维持在低电平VL，以防止与扫描信号输出端相连的像素驱动电路中的晶体管被误开启导通，从而导致数据信号写入错误。然后，由于在晶体管T2的控制极和第一极之间存在寄生电容，随着第一时钟信号VA的高电平脉冲周期性地不断到来，这会在第一控制端Q1和扫描信号输出端产生较大的噪声电压。当第一控制端Q1的噪声电压大于晶体管T2的阈值电压时，会导致晶体管T2被误开启导通，进而导致第一时钟信号VA的高电平脉冲对扫描信号输出端误充电，使扫描信号Vscan的低电平难以维持。
[0068] 因此，本实施例引入低电平维持模块314来对第一控制端Q1以及扫描信号输出端的低电平进行维持。具体地，当发光信号VEM上升为高电平后，晶体管T5和晶体管T6被开启导通，从而通过低电平源VSS将第一控制端Q1和扫描信号输出端的电压始终维持在低电平；在脉冲信号VIN的下一个高电平到来之前，发光信号VEM始终为高电平，从而使晶体管T5和晶体管T6始终处于导通状态，从而使第一控制端Q1和扫描信号输出端的电压始终被维持在低电平。
[0069] 需要说明的是，在t3时刻之后，发光信号VEM的电压可以长期保持在高电平VH。一方面这是由于晶体管T8处于关断状态，另一方面晶体管T10和晶体管T9的控制极连接至脉冲信号输入端，由于脉冲信号VIN的噪声电压较小，因此晶体管T10和晶体管T9也处于关断状态且漏电较小。因此，在t3时刻之后，第二控制端Q2处于浮空状态，从而第二控制端Q2的电压可以长期保持在VQ2_MAX。当VQ2_MAX–VH>VTH7时，晶体管T7被开启导通，从而对发光信号输出端的高电平进行维持；与此同时，晶体管T9被关断，发光信号输出端的高电平也不会被低电平源VSS下拉。
[0070] 以上就是本实施例的栅极驱动电路单元的一种工作时序，其输出了一个扫描信号脉冲以及一个发光信号脉冲，且扫描信号Vscan和发光信号VEM的时序满足图1中的像素驱动电路的一种工作时序要求，即图2(a)的时序要求。此外，还可以通过调整第一时钟信号VA、第二时钟信号VB和脉冲信号VIN的时序，使本实施例的栅极驱动电路单元满足更多的像素驱动电路的工作时序。具体描述如下：
[0071] 图4(b)所示为本实施例的栅极驱动电路单元的第二种工作时序图。与图4(a)相比，图4(b)中的第一时钟信号VA与第二时钟信号VB的高电平不交叠。在t3时刻，当第二时钟信号VB的电压由低电平上升为高电平时，第一时钟信号VA的电压由高电平下降为低电平。图4(b)所示的工作时序，其优势在于：在t3时刻，可以较好的抑制由于晶体管T2不能及时关断而导致的瞬时直流通路，从而降低电路的功耗。图4(b)所示的工作时序可以满足像素驱动电路如图2(a)的工作时序要求。
[0072] 图4(c)所示为本实施例的栅极驱动电路单元的第三种工作时序图。与图4(b)相比，图4(c)中的第二时钟信号VB的高电平比第一时钟信号VA的高电平滞后一个高电平时钟脉宽。图4(c)所示的工作时序，其优势在于：在t3～t4时刻，晶体管T2处于导通状态，而第一时钟信号VA为低电平，因此扫描信号输出端可以通过导通的晶体管T2被快速地放电，这样就可以在电路中减小晶体管T3的尺寸或者去掉晶体管T3，进一步简化电路，减小面积。图4(c)所示的工作时序满足像素驱动电路如图2(b)的工作时序要求。
[0073] 图4(d)所示为本实施例的栅极驱动电路单元的第四种工作时序图。与图4(a)相比，图4(d)的第一时钟信号VA与第二时钟信号VB交叠1/3个高电平时钟脉宽；脉冲信号VIN与输出的扫描信号Vscan也交叠1/3个高电平时钟脉宽。在图4(d)所示的工作时序中，栅极驱动电路单元的工作过程与图4(a)所示的工作时序类似，在此不在赘述。图4(d)所示的工作时序满足像素驱动电路如图2(c)的工作时序要求。
[0074] 图4(e)所示为本实施例的栅极驱动电路单元的第五种工作时序图。与图4(d)相比，图4(e)的第一时钟信号VA与第二时钟信号VB的高电平不交叠；脉冲信号VIN与输出的扫描信号Vscan交叠1/2个高电平时钟脉宽。在t3时刻，当第二时钟信号VB由低电平上升为高电平时，第一时钟信号VA由高电平下降为低电平。图4(e)所示的工作时序，其优势在于：在t3时刻，可以较好的抑制由于晶体管T2不能及时关断而导致的瞬时直流通路，从而降低电路的功耗。图4(e)所示的工作时序满足像素驱动电路如图2(c)的工作时序要求。
[0075] 图4(f)所示为本实施例的栅极驱动电路单元的第六种工作时序图。与图4(e)相比，图4(f)中的第二时钟信号VB的高电平比第一时钟信号VA的高电平滞后1/2个高电平时钟脉宽；脉冲信号VIN与输出的扫描信号Vscan交叠1/2个高电平时钟脉宽。图4(f)所示的工作时序，其优势在于：在t3～t4时刻，晶体管T2处于导通状态，而第一时钟信号VA为低电平，因此扫描信号输出端可以通过导通的晶体管T2快速地被放电，这样就可以在电路中减小晶体管T3的尺寸或者去掉晶体管T3，进一步简化电路，减小面积。图4(f)所示的工作时序满足像素驱动电路如图2(d)的工作时序要求。
[0076] 实施例二
[0077] 请参考图5，为本实施例公开的一种栅极驱动电路单元的结构图。在实施例一中的基础上，本实施例所示的栅极驱动电路单元的第二上拉模块321还包括电容C2，电容C2连接于第二控制端Q2与发光信号输出端之间。本实施例所示的栅极驱动电路单元的工作时序与实施例一相同，可以有如图4(a)至图4(f)所示的六种工作时序。
[0078] 需要说明的是，栅极驱动电路单元增加电容C2后，在发光信号VEM的电压上升阶段，第二控制端Q2的电压自举效应可以得到增强。因此，第二控制端Q2的电压可以被抬升到比实施例一中的VQ2_MAX更大的电压，从而使晶体管T7的驱动能力更强，减小了发光信号VEM的上升到高电平VH的时间。
[0079] 实施例三
[0080] 在实施例一或二的基础上，本实施例公开的栅极驱动电路单元还包括一初始化模块。不妨以在实施例二的基础为例，请参照图6，本实施的栅极驱动电路单元还包括初始化模块233，用于当初始化信号VRST的高电平到来时，将发光信号输出端的电压上拉至高电平，以及将扫描信号输出端的电压下拉至低电平，其中初始化信号VRST由初始化信号输入端输入。
[0081] 在一个优选的实施例中，初始化模块233包括晶体管T11，晶体管T11的第一极与控制极都连接到初始化信号输入端，用于输入初始化信号VRST，晶体管T11的第二极连接到第二控制端Q2，用于在初始化信号VRST的高电平到来时，将第二控制端Q2的电压上拉到高电平，从而使晶体管T7被开启导通，高电平源VDD对发光信号输出端进行充电，使发光信号VEM的电压上升。发光信号VEM的电压上升后，使晶体管T5和晶体管T6被开启导通，从而使扫描信号输出端的电压被下拉至低电平。
[0082] 本实施例所示的栅极驱动电路单元的工作时序与实施例一相同。始初化信号VRST是相位超前于脉冲信号VIN的一个脉冲信号，其作用是确保在t1时刻之前，第二控制端Q2和发光信号输出端的电压能够被充电至高电平，从而使电路工作更加可靠。
[0083] 实施例四
[0084] 本实施例公开了一种栅极驱动电路，在一种优选的实施例中，其可以包括N级级联的本实施例三所示的栅极驱动电路单元，其中N为大于1的正数。下面具体说明。
[0085] 请参考图7，本实施例的栅极驱动电路，还包括第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、启动信号线ST、公共高电平线LVDD和公共低电平线LVSS。
[0086] 第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4为栅极驱动电路提供四相时钟信号。启动信号线ST连接至第1级栅级驱动电路单元的脉冲信号输入端和第2～N级栅级驱动电路单元的初始化信号输入端。每一级的栅极驱动电路单元的扫描信号输出端连接至下一级栅极驱动电路单元的脉冲信号输入端，即上一极的栅极驱动电路单元的扫描信号可以作为下一级栅极驱动电路单元的脉冲信号。公共高电平线LVDD连接至每一级栅极驱动电路单元的高电平源VDD，公共低电平线LVSS连接至每一级栅极驱动电路单元的低电平源VSS。
[0087] 各时钟信号线连接有多种方式，其中一种如下：
[0088] 第4K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线CK1，第二时钟信号输入端连接至第二时钟线路CK2；
[0089] 第4K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线CK2，第二时钟信号输入端连接至第三时钟线路CK3；
[0090] 第4K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线CK3，第二时钟信号输入端连接至第四时钟线路CK4；
[0091] 第4K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线CK4，第二时钟信号输入端连接至第一时钟线路CK1；其中K为大于或等于0的整数。
[0092] 图8(a)所示为本实施例的栅极驱动电路的第一种工作时序图，其中Vscan[1]～Vscan[N]分别为第1级～第N级栅极驱动电路单元输出的扫描信号，VEM[1]～VEM[N]分别为第1级～第N级栅极驱动电路单元输出的发光信号。在此种工作时序中，第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4提供四相时钟信号，相邻的时钟线提供的时钟信号交叠1/2个高电平时钟脉宽。图8(a)中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(a)的工作时序要求，其中栅极驱动电路中的各级栅极驱动电路单元的工作时序为图4(a)所示。
[0093] 图8(b)所示为本实施例的栅极驱动电路的第二种工作时序图。在此种工作时序中，第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4提供四相不交叠时钟信号。图8(b)中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(a)的工作时序要求，其中栅极驱动电路中的各级栅极驱动电路单元的工作时序为图4(b)所示。
[0094] 如上所述，各时钟信号线连接有多种方式，其中另一种如下：请参考图9，在一个优选的实施例中：
[0095] 第4K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线CK1，第二时钟信号输入端连接至第三时钟线路CK3；
[0096] 第4K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线CK2，第二时钟信号输入端连接至第四时钟线路CK4；
[0097] 第4K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线CK3，第二时钟信号输入端连接至第一时钟线路CK1；
[0098] 第4K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线CK4，第二时钟信号输入端连接至第二时钟线路CK2；其中K为大于或等于0的整数。
[0099] 图10为此优选的实施例的栅极驱动电路的一种工作时序图，其中第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4提供四相不交叠时钟信号。图10中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(b)的工作时序要求，其中栅极动电路中的各级栅极驱动电路单元的工作时序为图4(c)所示。
[0100] 实施例五
[0101] 本实施例公开了一种栅极驱动电路，在一种优选的实施例中，其可以包括N级级联的本实施例三所示的栅极驱动电路单元，其中N为大于1的正数。下面具体说明。
[0102] 请参考图11，本实施例的栅极驱动电路，还包括第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5、第六时钟线CK6、启动信号线ST、公共高电平线LVDD和公共低电平线LVSS。
[0103] 第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5和第六时钟线CK6为栅极驱动电路提供六相时钟信号。启动信号线ST连接至第1级栅级驱动电路单元的脉冲信号输入端和第2～N级栅级驱动电路单元的初始化信号输入端。每一级的栅极驱动电路单元的扫描信号输出端连接至下一级栅极驱动电路单元的脉冲信号输入端。公共高电平线LVDD连接至每一级栅极驱动电路单元的高电平源VDD，公共低电平线LVSS连接至每一级栅极驱动电路单元的低电平源VSS。
[0104] 各时钟信号线连接有多种方式，其中一种如下：
[0105] 第6K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线CK1，第二时钟信号输入端连接至第三时钟线路CK3；
[0106] 第6K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线CK2，第二时钟信号输入端连接至第四时钟线路CK4；
[0107] 第6K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线CK3，第二时钟信号输入端连接至第五时钟线路CK5；
[0108] 第6K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线CK4，第二时钟信号输入端连接至第六时钟线路CK6；
[0109] 第6K+5级栅极驱动电路单元的第一时钟信号输入端连接至第五时钟线CK5，第二时钟信号输入端连接至第一时钟线路CK1；
[0110] 第6K+6级栅极驱动电路单元的第一时钟信号输入端连接至第六时钟线CK6，第二时钟信号输入端连接至第二时钟线路CK2；其中K为大于或等于0的整数。
[0111] 图12(a)为本实施例的栅极驱动电路的一种工作时序图，其中第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5和第六时钟线CK6提供六相交叠时钟信号，相邻的时钟线提供的时钟信号交叠1/3个高电平时钟脉宽。图12(a)中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(c)的工作时序要求，其中栅极动电路中的各级栅极驱动电路单元的工作时序为图4(d)所示。
[0112] 图12(b)为本实施例的栅极驱动电路的另一种工作时序图，其中第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5和第六时钟线CK6提供六相交叠时钟信号，相邻的时钟线提供的时钟信号交叠1/2个高电平时钟脉宽。图12(b)中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(c)的工作时序要求，其中栅极动电路中的各级栅极驱动电路单元的工作时序为图4(e)所示。
[0113] 如上所述，各时钟信号线连接有多种方式，其中另一种如下：请参考图13，在一个优选的实施例中：
[0114] 第6K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线CK1，第二时钟信号输入端连接至第四时钟线路CK4；
[0115] 第6K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线CK2，第二时钟信号输入端连接至第五时钟线路CK5；
[0116] 第6K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线CK3，第二时钟信号输入端连接至第六时钟线路CK6；
[0117] 第6K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线CK4，第二时钟信号输入端连接至第一时钟线路CK1；
[0118] 第6K+5级栅极驱动电路单元的第一时钟信号输入端连接至第五时钟线CK5，第二时钟信号输入端连接至第二时钟线路CK2；
[0119] 第6K+6级栅极驱动电路单元的第一时钟信号输入端连接至第六时钟线CK6，第二时钟信号输入端连接至第三时钟线路CK3；其中K为大于或等于0的整数。
[0120] 图14为此优选的实施例的栅极驱动电路的一种工作时序图，其中第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5和第六时钟线CK6提供六相交叠时钟信号，相邻的时钟线提供的时钟信号交叠1/2个高电平时钟脉宽。图14中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(d)的工作时序要求，其中栅极动电路中的各级栅极驱动电路单元的工作时序为图4(f)所示。
[0121] 实施例六
[0122] 请参考图15，为本申请公开的一种有机发光二极管面板，包括由多个像素构成的二维像素阵列，像素可采用如图1所示的像素驱动电路的结构；还包括用于为像素提供包含视频图像信号的数据信号的数据驱动电路，数据驱动电路与各像素通过数据线分别相连；还包括实施例四或五的栅极驱动电路，用于为各像素提供扫描信号Vscan和发光信号VEM，栅极驱动电路与各像素通过扫描线和发光控制端分别相连。本申请的栅极驱动电路可以通过薄膜晶体管的形式集成在有机发光二极管面板的阵列基板之上，从而达到降低成本、提高可靠性、实现窄边框等目的。
[0123] 综上所述，本申请的栅极驱动电路可以同时产生有机发光二极管面板中的像素驱动电路所需的扫描信号和发光信号，并且通过改变栅极驱动电路的时钟数量和连接方式，来实现扫描信号的脉冲宽度调节等。本申请提出的栅极驱动电路及其单元具有结构简单、驱动能力强和适用范围广等优点。
[0124] 以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请发明构思的前提下，还可以做出若干简单推演或替换。
