用于存储器装置的数据缓冲器的电压产生器

摘要

本发明提供一种用于存储器装置的数据缓冲器的电压产生器，该电压产生器包括偏压产生器和电压箝位电路；所述偏压产生器接收参考电压且根据所述参考电压而产生偏压；所述电压箝位电路耦接到所述偏压产生器；所述电压箝位电路接收供电电压和所述偏压，且通过根据所述偏压来箝位所述供电电压而将多个数据线电压分别输出到所述数据缓冲器；其中，所述供电电压在电压范围内变化，且所述数据线电压都是恒定的。

权利要求

1.一种用于存储器装置的数据缓冲器的电压产生器，其特征在于，包括：

偏压产生器，根据参考电压而产生偏压；以及

电压箝位电路，耦接到所述偏压产生器，所述电压箝位电路接收供电电压和所述偏压且通过根据所述偏压来箝位所述供电电压而将多个数据线电压分别输出到所述数据缓冲器，其中，所述供电电压在电压范围内变化，且所述数据线电压都是恒定的，其中，所述偏压产生器包括：参考电压产生器，产生所述参考电压；以及

电压输出缓冲器，耦接到所述参考电压产生器，且所述电压输出缓冲器接收所述参考电压且根据所述参考电压而产生所述偏压。

2.根据权利要求1所述的电压产生器，其特征在于，所述电压输出缓冲器包括：运算放大器，具有第一输入端、第二输入端和输出端，所述运算放大器的所述第一输入端耦接到所述参考电压产生器以用于接收所述参考电压，所述运算放大器的所述第二输入端耦接到所述运算放大器的所述输出端，且所述运算放大器的所述输出端提供所述偏压。

3.根据权利要求1所述的电压产生器，其特征在于，所述电压箝位电路包括：

第一N型晶体管，具有第一端、第二端和控制端，所述第一N型晶体管的所述第一端接收所述供电电压，所述第一N型晶体管的所述控制端耦接到所述偏压产生器以用于接收所述偏压，所述第一N型晶体管的所述第二端提供所述数据线电压中的第一数据线电压；以及第二N型晶体管，具有第一端、第二端和控制端，所述第二N型晶体管的所述第一端接收所述供电电压，所述第二N型晶体管的所述控制端耦接到所述偏压产生器以用于接收所述偏压，所述第二N型晶体管的所述第二端提供所述数据线电压中的第二数据线电压。

4.根据权利要求3所述的电压产生器，其特征在于，所述第一数据线电压被提供到所述数据缓冲器中的至少一个读取缓冲器，所述读取缓冲器用于传输从所述存储器装置的多个存储单元读出的数据。

5.根据权利要求4所述的电压产生器，其特征在于，所述第二数据线电压被提供到所述数据缓冲器中的至少一个写入缓冲器，所述写入缓冲器用于传输写入到所述存储器装置的所述存储单元中的数据。

6.根据权利要求1所述的电压产生器，其特征在于，当所述存储器装置在非存取模式中操作时，所述偏压产生器停止向所述电压箝位电路提供所述偏压。

说明书

用于存储器装置的数据缓冲器的电压产生器

技术领域

[0001] 本发明涉及存储器装置的电压产生器，且更明确地说涉及一种用于存储器装置的数据缓冲器的电压产生器。

背景技术

[0002] 目前，随着科学与技术的迅速发展，移动电子装置为个人日常使用所需。在移动应用中，随着时间增加，电力消耗为最关键的因素。对于具有存储器装置的系统，具有高带宽和低电力消耗的存储器装置是必要的。

[0003] 为了满足高带宽需求，用于读取和写入操作的较大量的数据线设置在存储器装置中。因此，当数据线上的多个数据缓冲器处于转变中时，发生最大电力消耗。也就是说，存储器装置的设计者的重要目标为节省数据线中的电力消耗且不减小存储器装置的带宽。

发明内容

[0004] 本发明提供一种用于存储器装置的数据缓冲器的电压产生器，以满足存储器装置的低电力消耗和高速度要求。

[0005] 本发明提供包含偏压产生器和电压箝位电路的电压产生器。所述偏压产生器接收参考电压且根据所述参考电压而产生偏压。所述电压箝位电路耦接到所述偏压产生器。所述电压箝位电路接收供电电压和所述偏压，且通过根据所述偏压来箝位所述供电电压而将多个数据线电压分别输出到所述数据缓冲器。其中，所述供电电压在电压范围内变化，且所述数据线电压都是恒定的。

[0006] 在本揭露的实施例中，所述偏压产生器包含参考电压产生器和电压输出缓冲器。所述参考电压产生器产生所述参考电压。所述电压输出缓冲器耦接到所述参考电压产生器，且所述电压输出缓冲器接收所述参考电压且根据所述参考电压而产生所述偏压。

[0007] 在本揭露的实施例中，所述电压输出缓冲器包含运算放大器。所述运算放大器具有第一输入端、第二输入端和输出端。所述运算放大器的所述第一输入端耦接到所述参考电压产生器以用于接收所述参考电压，所述运算放大器的所述第二输入端耦接到所述运算放大器的所述输出端，且所述运算放大器的所述输出端提供所述偏压。

[0008] 在本揭露的实施例中，所述电压箝位电路包含第一N型晶体管和第二N型晶体管。所述第一N型晶体管具有第一端、第二端和控制端。所述第一N型晶体管的所述第一端接收所述供电电压。所述第一N型晶体管的所述控制端耦接到所述偏压产生器以用于接收所述偏压。所述第一N型晶体管的所述第二端提供所述数据线电压中的第一数据线电压。所述第二N型晶体管具有第一端、第二端和控制端，所述第二N型晶体管的所述第一端接收所述供电电压，所述第二N型晶体管的所述控制端耦接到所述偏压产生器以用于接收所述偏压，所述第二N型晶体管的所述第二端提供所述数据线电压中的第二数据线电压。

[0009] 在本揭露的实施例中，其中所述第一数据线电压被提供到所述数据缓冲器中的至少一个读取缓冲器，所述读取缓冲器用于传输从所述存储器装置的多个存储单元读出的数据。

[0010] 在本揭露的实施例中，其中所述第二数据线电压被提供到所述数据缓冲器中的至少一个写入缓冲器，所述写入缓冲器用于传输写入到所述存储器装置的所述存储单元中的数据。

[0011] 在本揭露的实施例中，其中当所述存储器装置在非存取模式中操作时，所述偏压产生器停止向所述电压箝位电路提供所述偏压。

[0012] 因此，因为提供到所述数据缓冲器的所述数据线电压是通过根据所述偏压来箝位所述供电电压而产生，所以当供电电压升高时，所述数据线电压保持在恒定值，且电力消耗不增加，且存储器装置的带宽也不减小。

[0013] 应理解，以上一般描述和以下详细描述都是示范性的，且希望提供对如所主张的本发明的进一步解释。

附图说明

[0014] 包含附图以提供对本发明的进一步理解，且附图并入本说明书中并构成本说明书的一部分。所述附图说明本发明的实施例，且与描述一起用以解释本发明的原理。

[0015] 图1为根据本发明的实施例的电压产生器100的框图；

[0016] 图2为根据本发明的实施例的偏压产生器110的框图；

[0017] 图3为根据本发明的实施例的电压箝位电路120的电路图；

[0018] 图4A和图4B分别为根据本发明的实施例的数据缓冲器RBN和数据缓冲器WB1的电路图。

[0019] 附图标记说明：

[0020] 100：电压产生器；

[0021] 110：偏压产生器；

[0022] 111：参考电压产生器；

[0023] 112：电压输出缓冲器；

[0024] 120：电压箝位电路；

[0025] 170：存储单元阵列；

[0026] DIN：写入数据；

[0027] DOUT：读出数据；

[0028] DP1：第一数据线电压；

[0029] DP2：第二数据线电压；

[0030] GND：接地电压；

[0031] M1～M8：晶体管；

[0032] NM1：第一N型晶体管；

[0033] NM2：第二N型晶体管；

[0034] OP1：运算放大器；

[0035] RB1～RBN：数据缓冲器；

[0036] VBIAS：偏压；

[0037] VCC：供电电压；

[0038] VR：参考电压；

[0039] WB1～WBM：数据缓冲器。

具体实施方式

[0040] 现将详细参考本发明的优选实施例，其实例在附图中得以说明。只要可能，相同参考数字在附图和描述中用以指相同或相似部分。

[0041] 请参看图1，图1为根据本发明的实施例的电压产生器100的框图。电压产生器100包含偏压产生器110和电压箝位电路120。偏压产生器110耦接到电压箝位电路120，且偏压产生器110根据参考电压而产生偏压VBIAS。偏压产生器110将偏压VBIAS提供到电压箝位电路120。电压箝位电路120接收供电电压VCC和偏压VBIAS，且电压箝位电路120箝位供电电压VCC的电压以产生第一数据线电压DP1和第二数据线电压DP2。在此实施例中，第一数据线电压DP1和第二数据线电压DP2分别被提供到数据缓冲器RB1～RBN和数据缓冲器WB1～WBM。此处请注意，第一数据线电压DP1被提供到数据缓冲器RB1～RBN以作为数据缓冲器RB1～RBN的工作电压，且第二数据线电压DP2被提供到数据缓冲器WB1～WBM以作为数据缓冲器WB1～WBM的工作电压。此外，供电电压VCC可在电压范围内变化，且第一数据线电压DP1和第一数据线电压DP2都是恒定的。

[0042] 也就是说，当供电电压VCC的电压升高到电压范围的上限时，第一数据线电压DP1和第二数据线电压DP2不会根据供电电压VCC的变化而变化。相反，第一数据线电压DP1和第二数据线电压DP2保持在恒定值，且数据缓冲器RB1～RBN和数据缓冲器WB1～WBM的电力消耗不增加。

[0043] 此外，数据缓冲器RB1～RBN串联耦接，且数据缓冲器RB1的输入端耦接到存储单元阵列170。存储单元阵列170包含多个存储单元，且数据缓冲器RB1用于接收从存储单元中的至少一个读出的数据。数据缓冲器RB1～RBN用于将从存储单元中的至少一个读出的数据传输到读出数据DOUT以用于外部用户。数据缓冲器RB1～RBN是读取缓冲器。

[0044] 数据缓冲器WB1～WBM也串联耦接。数据缓冲器WB1的输出端耦接到存储单元阵列170，且数据缓冲器WBM的输入端用于接收写入数据DIN。数据缓冲器WB1～WBM用于将写入数据DIN传输到存储单元阵列170的存储单元中的至少一个。数据缓冲器WB1～WBM是写入缓冲器。

[0045] 数据缓冲器WB1～WBM和数据缓冲器RB1～RBN的数量在此实施例中不受限制。存储器装置的设计者可在必要时确定数据缓冲器WB1～WBM和数据缓冲器RB1～RBN的数量。

[0046] 当存储器装置在非存取模式中操作时，偏压产生器110可停止向电压箝位电路120提供偏压VBIAS。

[0047] 请参看图2，图2为根据本发明的实施例的偏压产生器110的框图。偏压产生器110包含参考电压产生器111和电压输出缓冲器112。参考电压产生器111产生参考电压VR，且将参考电压VR提供到电压输出缓冲器112。电压输出缓冲器112耦接到参考电压产生器111。电压输出缓冲器112接收参考电压VR且根据参考电压VR而产生偏压VBIAS。在此实施例中，电压输出缓冲器112是电压跟随器。电压输出缓冲器112包含运算放大器OP1。运算放大器OP1具有第一输入端、第二输入端和输出端。运算放大器OP1的第一输入端耦接到参考电压产生器111以用于接收参考电压VR。运算放大器OP1的第二输入端耦接到运算放大器OP1的输出端，且运算放大器OP1的输出端提供偏压VBIAS。

[0048] 请参看图3，图3为根据本发明的实施例的电压箝位电路120的电路图。电压箝位电路120包含第一N型晶体管NM1和第二N型晶体管NM2。第一N型晶体管NM1具有第一端、第二端和控制端。第一N型晶体管NM1的第一端可为第一N型晶体管NM1的源极，第一N型晶体管NM1的第二端可为第一N型晶体管NM1的漏极，且控制端可为第一N型晶体管NM1的栅极。此外，第一N型晶体管NM1的第一端接收供电电压VCC，第一N型晶体管NM1的控制端耦接到偏压产生器110以用于接收偏压VBIAS，且第一N型晶体管NM1的第二端提供第一数据线电压DP1。

[0049] 第二N型晶体管NM2具有第一端、第二端和控制端。第二N型晶体管NM2的第一端可为第二N型晶体管NM2的源极，第二N型晶体管NM2的第二端可为第二N型晶体管NM2的漏极，且控制端可为第二N型晶体管NM2的栅极。此外，第二N型晶体管NM2的第一端接收供电电压VCC，第二N型晶体管NM2的控制端耦接到偏压产生器110以用于接收偏压VBIAS，且第二N型晶体管NM2的第二端提供第二数据线电压DP2。

[0050] 详细地说，举例来说，第一N型晶体管NM1和第二N型晶体管NM2的阈值和供电电压VCC可在1.0伏到1.4伏的电压范围内变化。偏压VBIAS的电压设定为1.4伏。在此状况下，当供电电压VCC的电压为1.0伏时，第一数据线电压DP1和第二数据线电压DP2的电压为1.0伏，且当供电电压VCC的电压为1.4伏时，第一数据线电压DP1和第二数据线电压DP2的电压还为1.0伏。如上所述，通过第一N型晶体管NM1和第二N型晶体管NM2的特性，基于电压调节，第一数据线电压DP1和第二数据线电压DP2为恒定的且与供电电压VCC的电压变化无关。因此，当供电电压VCC的电压处于较低电压条件下时，存取速度不会被降低。

[0051] 另一方面，当供电电压VCC的电压升高到较高电压条件(例如，供电电压VCC的电压为1.4伏)时，第一数据线电压DP1和第二数据线电压DP2的电压也通过第一N型晶体管NM1和第二N型晶体管NM2的特性基于电压调节而保持于1.0伏。也就是说，用于存储器装置中的数据缓冲器的电力消耗不增加，得以达成电压节省的目的。

[0052] 另外，第一N型晶体管NM1和第二N型晶体管NM2可由其它有源电子组件(例如，二极管)替换。在所述实施例中，电压箝位电路120可由有源电子组件构成，有源电子组件可通过降低供电电压VCC的电压而产生第一数据线电压DP1和第二数据线电压DP2。

[0053] 图4A和图4B分别为根据本发明的实施例的数据缓冲器RBN和数据缓冲器WB1的电路图。在图4A中，数据缓冲器RBN包含晶体管M1到晶体管M4。晶体管M1的第一端耦接到数据线电压DP1且晶体管M1的控制端耦接到晶体管M2的控制端。晶体管M1的第二端耦接到晶体管M2的第一端且晶体管M2的第二端耦接到接地电压GND。晶体管M1及晶体管M2形成数据缓冲器RBN的第一反相器，且晶体管M1及晶体管M2的控制端形成第一反相器的输入端且晶体管M1的第二端和晶体管M2的第一端形成第一反相器的输出端。此外，晶体管M3的第一端耦接到数据线电压DP1且晶体管M3的控制端耦接到晶体管M4的控制。晶体管M3的第二端耦接到晶体管M4的第一端且晶体管M4的第二端耦接到接地电压GND。晶体管M3及晶体管M4形成数据缓冲器RBN的第二反相器，且晶体管M3及M4的控制端形成第二反相器的输入端且晶体管M3的第二端和晶体管M4的第一端形成第二反相器的输出端。第一反相器的输出端耦接到第二反相器的输入端。第二反相器的输出端产生读出数据DOUT。

[0054] 在图4B中，数据缓冲器WB1包含晶体管M5到晶体管M8。晶体管M5的第一端耦接到数据线电压DP1且晶体管M5的控制端耦接到晶体管M6的控制。晶体管M5的第二端耦接到晶体管M6的第一端且晶体管M6的第二端耦接到接地电压GND。晶体管M5及晶体管M6形成数据缓冲器WB1的第一反相器，且晶体管M5及晶体管M6的控制端形成第一反相器的输入端且晶体管M5的第二端和晶体管M6的第一端形成第一反相器的输出端。此外，晶体管M7的第一端耦接到数据线电压DP1且晶体管M7的控制端耦接到晶体管M8的控制端。晶体管M7的第二端耦接到晶体管M8的第一端且晶体管M8的第二端耦接到接地电压GND。晶体管M7及晶体管M8形成数据缓冲器WB1的第二反相器，且晶体管M7及晶体管M8的控制端形成第二反相器的输入端且晶体管M7的第二端和晶体管M8的第一端形成第二反相器的输出端。第一反相器的输出端耦接到第二反相器的输入端。第一反相器的输入端接收写入数据DIN。

[0055] 综上所述，通过控制偏压VBIAS的电压，可同时满足带宽和电力节省目的。此外，可根据存储器芯片中的每一个的工艺参数来调整偏压VBIAS的电压以克服工艺变化对存储器芯片中的每一个的影响。

[0056] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。