本发明涉及一种低电荷泄露的四支路电荷泵，包括电荷泵，电荷泵分别与偏置电路模块、时钟产生模块相连接，电荷泵中所用开关均为传输门开关。本发明在传统电荷泵的核心电路进行改进，采用传输门开关代替传统的单管开关，以降低电荷泄漏对电荷泵性能的影响；并采用相同的四路开关支路并加入单位增益缓冲器，以提高充放电流匹配、抑制电荷分享，使得电荷泵输出稳定、高精度的电压信号。
1.一种低电荷泄露的四支路电荷泵，其特征在于：包括电荷泵，电荷泵分别与偏置电路模块、时钟产生模块相连接，电荷泵包括晶体管M1、M2，晶体管M1、M2的源极分别与电源电压相连接，晶体管M1、M2的栅极相连且连接至偏置电路模块的偏置电压输出端Vb1，晶体管M1的漏极分两路分别连接开关phi1c、phi1d的一端，开关phi1d的另一端分三路分别连接运算放大器OPA2的输出端、运算放大器OPA2的反向输入端以及开关phi2d的一端；开关phi1c的另一端分三路分别连接运算放大器OPA2的正向输入端、运算放大器OPA1的正向输入端以及开关phi2c的一端；开关phi2c、phi2d的另一端相连接并连接至晶体管M3的漏极，晶体管M3的源极接地；晶体管M2的漏极分两路分别连接开关phi1a、phi1b的一端；开关phi1b的另一端分两路分别连接运算放大器OPA1的正向输入端、开关phi2b的一端；开关phi1a的另一端分两路分别连接运算放大器OPA1的反向输入端、开关phi2a的一端；开关phi2a、phi2b的另一端相连接并连接至晶体管M4的漏极；晶体管M4、M3的栅极相连接并连接至运算放大器OPA1的输出端，晶体管M3、M4的源极分别接地；开关phi1a、phi2a之间的连接接点分两路分别连接电容CP的一端、电阻R1的a端，电阻R1的b端连接电容C，电容C、CP的另一端相连接并接地，电阻R1的a端为电荷泵的电压输出端Vout；
运算放大器OPA1包括晶体管M10、M11、M12、M13、M15、M16、M17、M26，晶体管M15、M16、M17、M26的源极均与电源电压相连接，晶体管M15、M16、M17的栅极相连接并连接偏置电压Vb2；晶体管M10、M12的栅极相连接并连接差分输入信号Vin1+，晶体管M11、M13的栅极相连接并连接差分输入信号Vin1-，晶体管M12的源极分别连接晶体管M13的源极以及晶体管M15的漏极；晶体管M10的源极分别连接晶体管M11的源极、晶体管M14的漏极，晶体管M14的栅极连接偏置信号Vb3，晶体管M14的源极接地；晶体管M16的漏极分两路分别连接晶体管M10的漏 极和晶体管M18的源极；晶体管M17的漏极分两路分别连接晶体管M11的漏极和晶体管M19的源极；晶体管M18、M19的栅极相连接并接入偏置电压Vb4；晶体管M18的漏极分别连接晶体管M20的漏极、晶体管M22的栅极以及晶体管M23的栅极；晶体管M19的漏极分别连接晶体管M26的栅极、晶体管M24的源极、晶体管M25的漏极以及电容C2的一端；电容C2的另一端与电阻R2的一端连接，电阻R2的另一端分别连接晶体管M26的漏极和晶体管M27的漏极；晶体管M24、M25的栅极分别连接偏置电压Vb5、Vb6；晶体管M24的漏极和晶体管M25的源极相连接且接点分三路分别连接晶体管M27的栅极、晶体管M21的漏极以及电容C3的一端；电容C3的另一端与电阻R3的一端连接，电阻R3的另一端分别连接晶体管M26的漏极和晶体管M27的漏极；晶体管M20、M21栅极相连接并接入偏置电压Vb7；晶体管M20的源极分两路分别连接晶体管M12的漏极和晶体管M22的漏极；晶体管M21的源极分两路分别连接晶体管M13的漏极和晶体管M23的漏极；晶体管M22栅极分别连接晶体管M23的栅极和晶体管M20的漏极；晶体管M22、M23、M27、M14的源极相连接并接地；晶体管M26、M27的漏极相连接并连接到运算放大器OPA1的电压输出端Vout1。
2.根据权利要求1所述的低电荷泄露的四支路电荷泵，其特征在于：开关phi1a、phi1b、phi1c、phi1d、phi2a、phi2b、phi2c、phi2d均为传输门开关。
3.根据权利要求1或2所述的低电荷泄露的四支路电荷泵，其特征在于：运算放大器OPA2包括晶体管M28、M34、M35，晶体管M28、M34、M35的源极均与电源电压相连接，晶体管M28、M34、M35的栅极相连接并连接偏置电压Vb8；晶体管M29、M31的栅极相连接并连接差分输入信号Vin2+，晶体管M30、M32的栅极相连接并连接差分输入信号Vin2-，晶体管M31的源极分别连接晶体管M32的源极、晶体管M28的漏极；晶体管M29的源极分别连接晶体管M30的源极、晶体管M33的漏极；晶体 管M33的栅极连接偏置电压Vb9，晶体管M33的源极接地；晶体管M34的漏极分两路分别连接晶体管M29的漏极、晶体管M36的源极；晶体管M35的漏极分两路分别连接晶体管M30的漏极、晶体管M37的源极；晶体管M36、M37的栅极相连接并接入偏置电压Vb10，晶体管M36的漏极分别连接晶体管M38的漏极、晶体管M40的栅极以及晶体管M41的栅极；晶体管M37、M39的漏极相连接；晶体管M38、M39栅极相连接并接入偏置电压Vb11；晶体管M38的源极分两路分别连接晶体管M31的漏极、晶体管M40的漏极；晶体管M39的源极分两路分别连接晶体管M32的漏极、晶体管M41的漏极；晶体管M40的栅极分别连接晶体管M41的栅极、晶体管M38的漏极，晶体管M40、M41、M33的源极相连接并接地；晶体管M37、M39的漏极相连接并连接到运算放大器OPA2的电压输出端Vout2。
一种低电荷泄露的四支路电荷泵
技术领域
[0001] 本发明涉及电荷泵领域，具体涉及一种低电荷泄露的四支路电荷泵。
背景技术
[0002] 电荷泵锁相环具有高速、低功耗、低抖动、低成本等优点，在频率合成、时钟恢复等电路中被广泛采用。电荷泵作为电荷泵锁相环中的最重要的组成模块之一，电荷泵的性能将很大程度的影响电荷泵锁相环的性能。电荷泵电路结构中，由于节点寄生电容、PVT工艺等非理想因素，不可避免地存在着电荷泄露、充放电流失配、电荷共享和时钟馈通等非理想效应，这些非理想效应会引入相位噪声、引起输出电压的抖动，严重地影响电荷泵的性能。对于一个应用于高性能的锁相环电路中电荷泵而言，必须具有高稳定、高精度的性能。
发明内容
[0003] 本发明的目的就是提供一种低电荷泄露的四支路电荷泵，其可有效解决上述问题，具有高稳定、高精度的性能。
[0004] 为实现上述目的，本发明采用以下技术方案进行实施：
[0005] 一种低电荷泄露的四支路电荷泵，其特征在于：包括电荷泵，电荷泵分别与偏置电路模块、时钟产生模块相连接，电荷泵包括晶体管M1、M2，晶体管M1、M2的源极分别与电源电压相连接，晶体管M1、M2的栅极相连且连接至偏置电路模块的偏置电压输出端Vb1，晶体管M1的漏极分两路分别连接开关phi1c、phi1d的一端，开关phi1d的另一端分三路分别连接运算放大器OPA2的输出端、运算放大器OPA2的反向输入端以及开关phi2d的一端；开关phi1c的另一端分三路分别连接运算放大器OPA2的正向输入端、运算放大器OPA1的正向输入端以及开关phi2c 的一端；开关phi2c、phi2d的另一端相连接并连接至晶体管M3的漏极，晶体管M3的源极接地；晶体管M2的漏极分两路分别连接开关phi1a、phi1b的一端；开关phi1b的另一端分两路分别连接运算放大器OPA1的正向输入端、开关phi2b的一端；开关phi1a的另一端分两路分别连接运算放大器OPA1的反向输入端、开关phi2a的一端；开关phi2a、phi2b的另一端相连接并连接至晶体管M4的漏极；晶体管M4、M3的栅极相连接并连接至运算放大器OPA1的输出端，晶体管M3、M4的源极分别接地；开关phi1a、phi2a之间的连接接点分两路分别连接电容CP的一端、电阻R1的a端，电阻R1的b端连接电容C，电容C、CP的另一端相连接并接地，电阻R1的a端为电荷泵的电压输出端Vout。开关phi1a、phi1b、phi1c、phi1d、phi2a、phi2b、phi2c、phi2d均为传输门开关。
[0006] 本发明在传统电荷泵的核心电路进行改进，采用传输门开关代替传统的单管开关，以降低电荷泄漏对电荷泵性能的影响；并采用相同的四路开关支路并加入单位增益缓冲器，以提高充放电流匹配、抑制电荷分享，使得电荷泵输出稳定、高精度的电压信号。
附图说明
[0007] 图1为本发明的结构示意图；
[0008] 图2为电荷泵的电路结构原理图；
[0009] 图3为偏置电路模块的结构原理图；
[0010] 图4为运算放大器OPA1的电路结构原理图；
[0011] 图5为运算放大器OPA2的电路结构原理图；
[0012] 图6为时钟产生模块的结构原理图；
[0013] 图7为传输门开关的结构原理图。
具体实施方式
[0014] 为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明具体请求的保护范围进行严格限定。
[0015] 本发明采取的技术方案如图1所示，一种低电荷泄露的四支路电荷泵，包括电荷泵，电荷泵分别与偏置电路模块、时钟产生模块相连接。来自于鉴频/鉴相器的输出数字信号x1进入时钟产生模块产生控制电荷泵中开关的数字信号x2，来自带隙的基准信号x3进入偏置电路模块的偏置电路，通过偏置电路为电荷泵提供电流源的偏置电压x4，电荷泵在时钟的控制下产生稳定的模拟信号x5。
[0016] 具体的操作为：
[0017] 电荷泵包括晶体管M1、M2，晶体管M1、M2的源极分别与电源电压相连接，晶体管M1、M2的栅极相连且连接至偏置电路模块的偏置电压输出端Vb1，晶体管M1的漏极分两路分别连接开关phi1c、phi1d的一端，开关phi1d的另一端分三路分别连接运算放大器OPA2的输出端、运算放大器OPA2的反向输入端以及开关phi2d的一端；开关phi1c的另一端分三路分别连接运算放大器OPA2的正向输入端、运算放大器OPA1的正向输入端以及开关phi2c的一端；开关phi2c、phi2d的另一端相连接并连接至晶体管M3的漏极，晶体管M3的源极接地；晶体管M2的漏极分两路分别连接开关phi1a、phi1b的一端；开关phi1b的另一端分两路分别连接运算放大器OPA1的正向输入端、开关phi2b的一端；开关phi1a的另一端分两路分别连接运算放大器OPA1的反向输入端、开关phi2a的一端；开关phi2a、phi2b的另一端相连接并连接至晶体管M4的漏极；晶体管M4、M3的栅极相连接并连接至运算放大器OPA1的输出端，晶体管M3、M4的源极分别接地；开关phi1a、phi2a之间的连接接点分两路分别连接电容CP的一端、电阻R1的a端，电阻R1的b端连接电容C，电容C、CP的另一端相连接并接地，电阻R1的a端为电荷泵的电压输出端Vout，如图2所示。Vout为输出电压，Vb1为偏置电压来自偏置电路模块。
[0018] 图3为偏置电路模块的电路原理图，IREF为参考电流，IOUT为输出电流；电源电压VDD分九路分别与晶体管M5、M6、M7、M8、M9的源极以 及开关S2、S4、S6、S8的一端相连接；晶体管M5的漏极分别连接电流源IREF的输入端、晶体管M5的栅极以及开关S1、S3、S5、S7的一端；电流源IREF的输出端连地，开关S1的一端与晶体管M5的栅极相连接，开关S1的另一端与开关S2的另一端相连接并连接到晶体管M6的栅极；开关S3的另一端与开关S4的另一端相连接并连接到晶体管M7的栅极；开关S5的另一端与开关S6的另一端相连接并连接到晶体管M8的栅极；开关S7的另一端与开关S8的另一端相连接并连接到晶体管M9的栅极；晶体管M6、M7、M8、M9的漏极相连接并连接偏置电路模块的电流输出端IOUT。
[0019] 图4为运算放大器OPA1的电路结构原理图，运算放大器OPA1包括晶体管M10、M11、M12、M13、M15、M16、M17、M26，晶体管M15、M16、M17、M26的源极均与电源电压相连接，晶体管M15、M16、M17的栅极相连接并连接偏置电压Vb2；晶体管M10、M12的栅极相连接并连接差分输入信号Vin1+，晶体管M11、M13的栅极相连接并连接差分输入信号Vin1-，晶体管M12的源极分别连接晶体管M13的源极以及晶体管M15的漏极；晶体管M10的源极分别连接晶体管M11的源极、晶体管M14的漏极，晶体管M14的栅极连接偏置信号Vb3，晶体管M14的源极接地；晶体管M16的漏极分两路分别连接晶体管M10的漏极和晶体管M18的源极；晶体管M17的漏极分两路分别连接晶体管M11的漏极和晶体管M19的源极；晶体管M18、M19的栅极相连接并接入偏置电压Vb4；晶体管M18的漏极分别连接晶体管M20的漏极、晶体管M22的栅极以及晶体管M23的栅极；晶体管M19的漏极分别连接晶体管M26的栅极、晶体管M24的源极、晶体管M25的漏极以及电容C2的一端；电容C2的另一端与电阻R2的一端连接，电阻R2的另一端分别连接晶体管M26的漏极和晶体管M27的漏极；晶体管M24、M25的栅极分别连接偏置电压Vb5、Vb6；晶体管M24的漏极和晶体管M25的源极相连接且接点分三路分别连接晶体管M27的栅极、晶体管M21的漏极以及电容C3的一端；电容C3的另 一端与电阻R3的一端连接，电阻R3的另一端分别连接晶体管M26的漏极和晶体管M27的漏极；晶体管M20、M21栅极相连接并接入偏置电压Vb7；晶体管M20的源极分两路分别连接晶体管M12的漏极和晶体管M22的漏极；晶体管M21的源极分两路分别连接晶体管M13的漏极和晶体管M23的漏极；晶体管M22栅极分别连接晶体管M23的栅极和晶体管M20的漏极；晶体管M22、M23、M27、M14的源极相连接并接地；晶体管M26、M27的漏极相连接并连接到运算放大器OPA1的电压输出端Vout1。Vin1+和Vin1-为运算放大器OPA1的差分电压输入信号，Vout1为运算放大器OPA1的输出电压信号。Vb2、Vb3、Vb4、Vb5和Vb6和Vb7分别是偏置电压信号。
[0020] 图5为运算放大器OPA2的电路结构原理图。运算放大器OPA2包括晶体管M28、M34、M35，晶体管M28、M34、M35的源极均与电源电压相连接，晶体管M28、M34、M35的栅极相连接并连接偏置电压Vb8；晶体管M29、M31的栅极相连接并连接差分输入信号Vin2+，晶体管M30、M32的栅极相连接并连接差分输入信号Vin2-，晶体管M31的源极分别连接晶体管M32的源极、晶体管M28的漏极；晶体管M29的源极分别连接晶体管M30的源极、晶体管M33的漏极；晶体管M33的栅极连接偏置电压Vb9，晶体管M33的源极接地；晶体管M34的漏极分两路分别连接晶体管M29的漏极、晶体管M36的源极；晶体管M35的漏极分两路分别连接晶体管M30的漏极、晶体管M37的源极；晶体管M36、M37的栅极相连接并接入偏置电压Vb10，晶体管M36的漏极分别连接晶体管M38的漏极、晶体管M40的栅极以及晶体管M41的栅极；晶体管M37、M39的漏极相连接；晶体管M38、M39栅极相连接并接入偏置电压Vb11；晶体管M38的源极分两路分别连接晶体管M31的漏极、晶体管M40的漏极；晶体管M39的源极分两路分别连接晶体管M32的漏极、晶体管M41的漏极；晶体管M40的栅极分别连接晶体管M41的栅极、晶体管M38的漏极，晶体管M40、M41、M33的源极相连接并接地；晶体管M37、M39的漏极相连 接并连接到运算放大器OPA2的电压输出端Vout2。Vin2+和Vin2-为运算放大器OPA2的差分电压输入信号，Vout2为运算放大器OPA2的输出电压信号，Vb8、Vb9、Vb10和Vb11分别是偏置电压信号。
[0021] 图6为时钟产生模块的电路结构原理图，其中A和 为输入信号，D和 F和 为输出时钟信号；与非门NAND1的一个输入端和信号A相连接，与非门NAND1的输出端分两路分别连接反相器INV1、INV2的输入端，反相器INV1、INV5、INV9、INV11顺次串联连接，反相器INV11的输出端口输出信号 并与反相器INV12的输入端连接；反相器INV2、INV6、INV12顺次串联连接，与非门NAND2一输入端与反相器INV6的输出端相连接，反相器INV12的输出端口输出信号D并与反相器INV11的输入端口相连接；与非门NAND2的另一输入端连接信号与非门NAND2的输出端分两路分别连接反相器INV3、INV4的输入端，反相器INV3、INV7、INV13顺次串联连接，与非门NAND1的另一输入端与反相器INV7的输出端相连接，反相器INV13的输出端口输出信号F并与反相器INV14的输入端连接；反相器INV4、INV8、INV10、INV14顺次串联连接，反相器INV14的输出端口输出信号 并与反相器INV13的输入端口相连接。
[0022] 电荷泵中的开关为传输门开关，亦即开关phi1a、phi1b、phi1c、phi1d、phi2a、phi2b、phi2c、phi2d均为传输门开关。传输门开关包括晶体管M42、M43，晶体管M42的源极和晶体管M43的漏极连接，晶体管M42的漏极和晶体管M43的源极连接，晶体管M42的栅极接入控制信号Vc，晶体管M43的栅极接入反相控制信号 当控制信号Vc为低电平时，反相控制信号 为高电平，晶体管M42和晶体管M43均导通，开关打开，信号由A点传输到B点；当控制信号Vc为高电平时，反相控制信号 为低电平，晶体管M42和晶体管M43均截止，开关关断，具体如图7所示。
[0023] 本发明在传统电荷泵的核心电路进行改进，采用传输门开关代替传统的单管开关，以降低电荷泄漏对电荷泵性能的影响；并采用相同的四 路开关支路(图2中的Branch1、2、3、4)并加入单位增益缓冲器，以提高充放电流匹配、抑制电荷分享，使得电荷泵输出稳定、高精度的电压信号。
[0024] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。
