本发明属于模拟集成电路技术领域，公开了一种低功耗亚阈值型CMOS带隙基准电压电路，由启动电路、基准电流源产生电路、分压电路、基准电压输出电路组成，所述启动电路作用为使基准电压源摆脱“0”简并点并使其工作在指定工作电压下；所述基准电流源产生电路作用为产生电流为后端电路提供偏置，并使后端电路中的MOS管都工作在亚阈值区；所述分压电路作用为使输出电路达到所要求的技术指标，并产生负温度系数；所述基准电压输出电路作用为产生正温度系数的电压，使输出电压Vref具有零温度特性，本发明具有工作电压低、功耗低、温度系数低的优点。
1.一种低功耗亚阈值型CMOS带隙基准电压电路，其特征在于，由启动电路(1)、基准电流源产生电路(2)、分压电路(3)、基准电压输出电路(4)组成；
所述启动电路由第一PMOS管(101)、第二PMOS管(102)、第三PMOS管(105)、第一NMOS管(103)、第二NMOS管(104)和电容(137)构成；
所述基准电流源产生电路由第四PMOS管(106)、第五PMOS管(107)、第六PMOS管(108)、第七PMOS管(109)、第三NMOS管(110)、第四NMOS管(111)、第五NMOS管(112)、第六NMOS管(113)和电阻(138)构成；
所述分压电路由第八PMOS管(114)、第九PMOS管(115)、第七NMOS管(116)、第八NMOS管(117)和双极型晶体管(139)构成；
所述基准电压输出电路由第十PMOS管(118)、第十一PMOS管(119)、第十二PMOS管(122)、第十三PMOS管(123)、第十四PMOS管(126)、第十五PMOS管(127)、第十六PMOS管(130)、第十七PMOS管(131)、第十八PMOS管(134)、第十九PMOS管(135)和第九NMOS管(120)、第十NMOS管(121)、第十一NMOS管(124)、第十二NMOS管(125)、第十三NMOS管(128)、第十四NMOS管(129)、第十五NMOS管(132)、第十六NMOS管(133)、第十七NMOS管(136)构成；
第一PMOS管(101)的栅极和第二PMOS管(102)的栅极相互连接并连接到第二PMOS管(102)的漏极；第一NMOS管(103)的栅极与第二NMOS管(104)的漏极相互连接并连接到第一PMOS管(101)的漏极；第一NMOS管(103)的漏极、第四PMOS管(106)的栅极、第五PMOS管(107)的栅极、第五PMOS管(107)的漏极、第八PMOS管(114)的栅极、第十PMOS管(118)的栅极、第十二PMOS管(122)的栅极、第十四PMOS管(126)的栅极、第十六PMOS管(130)的栅极、第十八PMOS管(134)的栅极相连接；第二NMOS管(104)的栅极与基准电压输出电路的输出端Vref连接；第二PMOS管(102)的漏极分别与第三PMOS管(105)的源极和电容(137)的一端相连；电容(137)的另一端与第三PMOS管(105)的漏极相连并连接到接地端；
第六PMOS管(108)和第七PMOS管(109)的栅极相互连接并与第七PMOS管(109)的漏极、第九PMOS管(115)的栅极、第十一PMOS管(119)的栅极、第十三PMOS管(123)的栅极、第十五PMOS管(127)的栅极、第十七PMOS管(131)的栅极、第十九PMOS管(135)的栅极分别相连接；
第六PMOS管(108)的源极与第四PMOS管(106)的漏极相互连接，第六PMOS管(108)的漏极与第三NMOS管(110)的漏极相连接；第七PMOS管(109)的源极与第五PMOS管(107)的漏极相互连接，第七PMOS管(109)的漏极与第四NMOS管(111)的漏极相连接；第三NMOS管(110)和第四NMOS管(111)的栅极相互连接并且与第三NMOS管(110)的漏极相连接；第五NMOS管(112)和第六NMOS管(113)的栅极相互连接并且与第五NMOS管(112)的漏极相连接，第五NMOS管(112)和第六NMOS管(113)的漏极分别与第三NMOS管(110)和第四NMOS管(111)的源极相互连接，第六NMOS管(113)的源极与电阻(138)的一端相连接，电阻(138)的另一端与接地端相连接；
第九PMOS管(115)的漏极分别与第七NMOS管(116)的栅极和双极型晶体管(139)的发射极相连接，第九PMOS管(115)的源极与第八PMOS管(114)的漏极相连接；第七NMOS管(116)的源极与第八NMOS管(117)栅极和漏极相连接并且与第九NMOS管(120)的栅极相连接；双极型晶体管(139)的基极和集电极相连接，并与接地端相连接；
第十PMOS管(118)的漏极与第十一PMOS管(119)的源极相连接，第十二PMOS管(122)的漏极与第十三PMOS管(123)的源极相连接，第十四PMOS管(126)的漏极与第十五PMOS管(127)的源极相连接，第十六PMOS管(130)的漏极与第十七PMOS管(131)的源极相连接，第十八PMOS管(134)的漏极与第十九PMOS管(135)的源极相连接；
第九NMOS管(120)的漏极分别与第十一PMOS管(119)的漏极和第十NMOS管(121)的栅极相连接，第九NMOS管(120)的源极与第十NMOS管(121)的漏极相连接并与第十二NMOS管(125)的源极相连接；
第十一NMOS管(124)的栅极与漏极相连接，并与第十二NMOS管(125)的栅极和第十三PMOS管(123)的漏极相连接，第十一NMOS管(124)的源极与第十二NMOS管(125)的漏极相连接并与第十四NMOS管(129)源极相连接；
第十三NMOS管(128)的栅极与漏极相连接，并与第十四NMOS管(129)的栅极和第十五PMOS管(127)的漏极相连接，第十三NMOS管(128)的源极与第十四NMOS管(129)的漏极相连接并与第十六NMOS管(133)源极相连接；
第十五NMOS管(132)的栅极与漏极相连接，并与第十六NMOS管(133)的栅极和第十七PMOS管(131)的漏极相连接，第十五NMOS管(132)的源极与第十六NMOS管(133)的漏极相连接并且与第十七NMOS管(136)源极相连接；
第十七NMOS管(136)的栅极和漏极相连接，并与第十九PMOS管(135)的漏极相连接；从第十七NMOS管(136)的漏极引出输出端Vref；
第一PMOS管(101)的源极、第二PMOS管(102)的源极、第四PMOS管(106)的源极、第五PMOS管(107)的源极、第八PMOS管(114)的源极、第十PMOS管(118)的源极、第十二PMOS管(122)的源极、第十四PMOS管(126)的源极、第十六PMOS管(130)的源极、第十八PMOS管(134)的源极、第三PMOS管(105)的栅极、第七NMOS管(116)的漏极相连接，并与工作电压源相连；
第一NMOS管(103)的源极、第二NMOS管(104)的源极、第五NMOS管(112)的源极、第八NMOS管(117)的源极、第十NMOS管(121)的源极相连接，并与接地端相连。
2.如权利要求1所述的一种低功耗亚阈值型CMOS带隙基准电压电路，其特征在于：所有的NMOS管和PMOS管均工作在亚阈值区。
一种低功耗亚阈值型CMOS带隙基准电压电路
技术领域
[0001] 本发明属于模拟集成电路技术领域，涉及一种低功耗亚阈值型CMOS带隙基准电压电路，可作为电源器件应用于便携式电子产品中。
背景技术
[0002] 基准电压源是模拟集成电路、数模混合信号集成电路和系统集成芯片中一个重要的模块，产生基准的目的是建立一个与电源和工艺无关、具有确定温度特性的直流电压，它为系统提供直流参考电压，广泛应用于电源器件中，例如低压差线性稳压器(即LDO)中的直流参考电压，其精度和稳定性直接决定整个系统的精度。随着无线通信业的高速发展，便携式电子产品(例如手机、MP5等)的广泛应用，对其待机时消耗极低的功耗的期望愈发强烈，其功耗的大小极大地影响着电子产品的使用时长，所以低功耗的电源变得愈发重要，而电压基准源作为电源的一个重要组成模块，对其功耗和精度都有极大的影响。然而，传统的带隙基准电压源中由于有运放的存在，要实现低功耗，设计出能在较低电压下工作同时具有低失调的运放有极大的难度，并且电路结构复杂，占用的芯片面积较大，并且受限于工艺的影响其工作电压大于1.2V，消耗了大量的能量，不再符合当今电子产品的低压低功耗的要求。因此，低功耗和高精度的电压基准源是未来发展的一个趋势。
发明内容
[0003] 相对于传统的带隙基准电压源，本发明所提出计的带隙基准电压源是一种新型的结构，具有低工作电源电压、低功耗、低温度系数的特点。
[0004] 为了实现上述的目标，具体的实施方案如下所述：
[0005] 一种低功耗亚阈值型CMOS带隙基准电压电路，由启动电路1、基准电流源产生电路2、分压电路3、基准电压输出电路4组成；
[0006] 所述启动电路由第一PMOS管101、第二PMOS管102、第三PMOS管105、第一NMOS管103、第二NMOS管104和电容137构成；
[0007] 所述基准电流源产生电路由第四PMOS管106、第五PMOS管107、第六PMOS管108、第七PMOS管109、第三NMOS管110、第四NMOS管111、第五NMOS管112、第六NMOS管113和电阻138构成；
[0008] 所述分压电路由第八PMOS管114、第九PMOS管115、第七NMOS管116、第八NMOS管117和双极型晶体管139构成；
[0009] 所述基准电压输出电路由第十PMOS管118、第十一PMOS管119、第十二PMOS管122、第十三PMOS管123、第十四PMOS管126、第十五PMOS管127、第十六PMOS管130、第十七PMOS管131、第十八PMOS管134、第十九PMOS管135和第九NMOS管120、第十NMOS管121、第十一NMOS管
124、第十二NMOS管125、第十三NMOS管128、第十四NMOS管129、第十五NMOS管132、第十六NMOS管133、第十七NMOS管136构成；
[0010] 第一PMOS管101的栅极和第二PMOS管102的栅极相互连接并连接到第二PMOS管102的漏极；第一NMOS管103的栅极与第二NMOS管104的漏极相互连接并连接到第一PMOS管101的漏极；第一NMOS管103的漏极、第四PMOS管106的栅极、第五PMOS管107的栅极、第五PMOS管107的漏极、第八PMOS管114的栅极、第十PMOS管118的栅极、第十二PMOS管122的栅极、第十四PMOS管126的栅极、第十六PMOS管130的栅极、第十八PMOS管134的栅极相连接；第二NMOS管104的栅极与基准电压输出电路的输出端Vref连接；第二PMOS管102的漏极分别与第三PMOS管105的源极和电容137的一端相连；电容137的另一端与第三PMOS管105的漏极相连并连接到接地端；
[0011] 第六PMOS管108和第七PMOS管109的栅极相互连接并与第七PMOS管109的漏极、第九PMOS管115的栅极、第十一PMOS管119的栅极、第十三PMOS管123的栅极、第十五PMOS管127的栅极、第十七PMOS管131的栅极、第十九PMOS管135的栅极分别相连接；
[0012] 第六PMOS管108的源极与第四PMOS管106的漏极相互连接，第六PMOS管108的漏极与第三NMOS管110的漏极相连接；第七PMOS管109的源极与第五PMOS管107的漏极相互连接，第七PMOS管109的漏极与第四NMOS管111的漏极相连接；第三NMOS管110和第四NMOS管111的栅极相互连接并且与第三NMOS管110的漏极相连接；第五NMOS管112和第六NMOS管113的栅极相互连接并且与第五NMOS管112的漏极相连接，第五NMOS管112和第六NMOS管113的漏极分别与第三NMOS管110和第四NMOS管111的源极相互连接，第六NMOS管113的源极与电阻138的一端相连接，电阻138的另一端与接地端相连接；
[0013] 第九PMOS管115的漏极分别与第七NMOS管116的栅极和双极型晶体管139的发射极相连接，第九PMOS管115的源极与第八PMOS管114的漏极相连接；第七NMOS管116的源极与第八NMOS管117栅极和漏极相连接并且与第九NMOS管120的栅极相连接；双极型晶体管139的基极和集电极相连接，并与接地端相连接；
[0014] 第十PMOS管118的漏极与第十一PMOS管119的源极相连接，第十二PMOS管122的漏极与第十三PMOS管123的源极相连接，第十四PMOS管126的漏极与第十五PMOS管127的源极相连接，第十六PMOS管130的漏极与第十七PMOS管131的源极相连接，第十八PMOS管134的漏极与第十九PMOS管135的源极相连接；
[0015] 第九NMOS管120的漏极分别与第十一PMOS管119的漏极和第十NMOS管121的栅极相连接，第九NMOS管120的源极与第十NMOS管121的漏极相连接并与第十二NMOS管125的源极相连接；
[0016] 第十一NMOS管124的栅极与漏极相连接，并与第十二NMOS管125的栅极和第十三PMOS管123的漏极相连接，第十一NMOS管124的源极与第十二NMOS管125的漏极相连接并与第十四NMOS管129源极相连接；
[0017] 第十三NMOS管128的栅极与漏极相连接，并与第十四NMOS管129的栅极和第十五PMOS管127的漏极相连接，第十三NMOS管128的源极与第十四NMOS管129的漏极相连接并与第十六NMOS管133源极相连接；
[0018] 第十五NMOS管132的栅极与漏极相连接，并与第十六NMOS管133的栅极和第十七PMOS管131的漏极相连接，第十五NMOS管132的源极与第十六NMOS管133的漏极相连接并且与第十七NMOS管136源极相连接；
[0019] 第十七NMOS管136的栅极和漏极相连接，并与第十九PMOS管135的漏极相连接；从第十七NMOS管136的漏极引出输出端Vref；
[0020] 第一PMOS管101的源极、第二PMOS管102的源极、第四PMOS管106的源极、第五PMOS管107的源极、第八PMOS管114的源极、第十PMOS管118的源极、第十二PMOS管122的源极、第十四PMOS管126的源极、第十六PMOS管130的源极、第十八PMOS管134的源极、第三PMOS管105的栅极、第七NMOS管116的漏极相连接，并与工作电压源相连；
[0021] 第一NMOS管103的源极、第二NMOS管104的源极、第五NMOS管112的源极、第八NMOS管117的源极、第十NMOS管121的源极相连接，并与接地端相连。
[0022] 进一步地，所有的NMOS管和PMOS管均工作在亚阈值区。
[0023] 各部分的作用介绍如下：
[0024] 所述启动电路作用为使基准电压源摆脱“0”简并点，并使其工作在指定工作电压下。第一PMOS管与第二PMOS管形成电流镜，为第一NMOS管提供偏置；第二NMOS管的栅极与基准电压输出电路的输出连接，作用为输出达到稳定时，关断启动电路。
[0025] 基准电流源产生电路作用为产生基准电流为后端电路提供偏置。
[0026] 分压电路的作用是让双极型晶体管基极-发射极电压VBE经过分压后，与基准电压输出电路相连接的电压V′BE为双极型晶体管基极-发射极电压VBE的二分之一，并且产生的电压V′BE具有负温度特性。
[0027] 基准电压输出电路中的第十PMOS管和第十一PMOS管、第十二PMOS管和第十三PMOS管、第十四PMOS管和第十五PMOS管、第十六PMOS管和第十七PMOS管、第十八PMOS管和第十九PMOS管分别和第五PMOS管、第七PMOS管构成电流镜电路，通过镜像电流为此电路提供偏置，并且所有的NMOS管都工作在亚阈值区。第十二NMOS管和第九NMOS管、第十四NMOS管和第十一NMOS管、第十五NMOS管和第十二NMOS管、第十六NMOS管和第十三NMOS管的栅源电压之差ΔVgs具有正温度特性，由级联的电路可知，通过正温度特性的电路与负温度特性电路的叠加，可以得到零温度特性的输出电压Vref：
[0028]
[0029] 其中，VBGR表示硅的带隙电压(其典型值为1.1～1.2V)，ln表示以自然数e为底数的对数，γ表示双极型晶体管基极-发射极电压VBE的温度系数，V′BE＝VBE/2；kB表示Boltzmann常数，T表示绝对温度，q表示单位电荷的电荷量，η表示亚阈值斜率因子，η＝1+Cd/Cox，Cox表示单位面积的栅氧化层电容,Cd表示栅下的耗尽区电容；K120、K124、K125、K128、K129、K132、K133、K136分别是第九NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管的宽长比；VGG,1、VGG,2、VGG,3、VGG,4分别是第十二NMOS管125与第九NMOS管120的栅源电压差、第十四NMOS管129与第十一NMOS管124的栅源电压差、第十六NMOS管133与第十三NMOS管128的栅源电压差、第十七NMOS管136与第十五NMOS管132的栅源电压差。
[0030] 本发明与现有技术相比，有如下优点：
[0031] 1)本发明没有差分运放，可以实现极低的功耗，符合现代低功耗电子器件的潮流；
[0032] 2)本发明由于使用MOS管差分对产生正温度特性，可以实现低工作电压，提高了能量利用率；
[0033] 3)本发明用工作在亚阈值状态的MOS管替代了面积较大的三极管BJT)，节省了芯片的面积，降低了芯片的成本；
[0034] 4)本发明采用级联的MOS管差分对具有极低地温度系数，实现了电源的稳定性。
附图说明
[0035] 图1是本发明提出的带隙基准电压电路；
[0036] 图中标号说明：101、第一PMOS管；102、第二PMOS管；105、第三PMOS管；106、第四PMOS管；107、第五PMOS管；108、第六PMOS管；109、第七PMOS管；114、第八PMOS管；115、第九PMOS管；118、第十PMOS管；119、第十一PMOS管；122、第十二PMOS管；123、第十三PMOS管；126、第十四PMOS管；127、第十五PMOS管；130、第十六PMOS管；131、第十七PMOS管；134、第十八PMOS管；135、第十九PMOS管；103、第一NMOS管；104、第二NMOS管；110、第三NMOS管；111、第四NMOS管；112、第五NMOS管；113、第六NMOS管；116、第七NMOS管；117、第八NMOS管；120、第九NMOS管；121、第十NMOS管；124、第十一NMOS管；125、第十二NMOS管；128、第十三NMOS管；129、第十四NMOS管；132、第十五NMOS管；133、第十六NMOS管；136、第十七NMOS管；137、电容；138、电阻；139、双极型晶体管。
具体实施方式
[0037] 下面结合附图和具体的实施方案对本发明进行详细的描述。
[0038] 参照图1所示，本发明包括启动电路、基准电流源产生电路、分压电路和基准输出电压四个部分，详细连接关系如下：
[0039] 启动电路：由第一PMOS管101、第二PMOS管102、第三PMOS管105、第一NMOS管103、第二NMOS管104和电容105组成；第一PMOS管101和第二PMOS管102的栅极相连接并且与第二PMOS管102漏极连接，构成电流镜，第一NMOS管103的栅极与第二NMOS管104的漏极相互连接，第一NMOS管103的漏极与基准电流源中的第四PMOS管106和第五PMOS管107的栅极相互连接并且与第五PMOS管107的漏极连接、与分压电路中的第八PMOS管114的栅极和基准电压输出电路的第十PMOS管118、第十二PMOS管122、第十四PMOS管126、第十六PMOS管130、第十八PMOS管134的栅极分别相连接。
[0040] 上述电路中，当通电电压大于阈值电压时，由于第二PMOS管102的栅极与漏极相连接在一块，则立即导通给电容137充电，使第二PMOS管102的漏极电压升高，由于第一PMOS管101和第二PMOS管102构成电流镜所以第一PMOS管101的漏极电压也升高，由于第一NMOS管
103的栅极与第一PMOS管101的漏极相连接，所以使第一NMOS管103导通，迫使基准电流源中的第四PMOS管106和第五PMOS管107的栅极电压降低，使得基准电流源摆脱“0”简并点，使得电路正常工作，当电路断电时，第三PMOS管105的源级电位比栅极点位高则第三PMOS管105导通，使得电容137的电荷泄放掉，电路重新回到关断状态。
[0041] 基准电流源电路基准电流源产生电路作用为产生基准电流为后端电路提供偏置。
[0042] 上述电路中的所有MOS管都工作在亚阈值区，整个模块采用共源共栅连接，显著减小了沟道长度调制效应的影响从而提高了亚阈值基准电流的精度，并且提高了该基准电压电路的电源抑制比即PSRR)，电流产生电路由第五NMOS管112、第六NMOS管113和电阻138组成，第五NMOS管112和第六NMOS管113的栅极相互连接并且与第五NMOS管112的漏极相连接，第五NMOS管112和第六NMOS管113的漏极分别与第三NMOS管110和第四NMOS管111的源级相互连接，第六NMOS管113的源级与电阻138相连接。
[0043] 工作在亚阈值区流过MOS管的电流ID可以表示为：
[0044]
[0045] 其中，K表示晶体管的宽长比，K＝W/L，W、L表示晶体管的宽和长，I0称为特征电流，它表示MOS管的宽长比W/L＝1和各电极对地(衬底)电位为零时的漏极电流；μ表示载流子的迁移率，Cox表示单位面积的栅氧化层电容，VT表示热电
势， kB表示Boltzmann常数，T表示绝对温度，q表示单位电荷的电荷量，η表示亚阈值斜率因子，VGS表示晶体管的栅源电压，VTH表示晶体管的阈值电压，VDS表示晶体管的漏源电压，其中，exp表示以自然数e为底的指数函数。对于VDS>4VT，电流ID近似与VDS无关，可得到:
[0046]
[0047] 本发明中的基准电流源中的关系表达式可以表示为：
[0048] Vgs112＝Vgs113+VR138 4)
[0049] 其中，Vgs112和Vgs113分别是第五NMOS管112、第六NMOS管113的栅源电压，VR138是电阻138上的电压值。
[0050] 又因为VR138＝IREFR138，所以式3)又可以表示为：
[0051] Vgs112＝Vgs113+IREFR138 5)
[0052] 其中，IREF是流过R138上的电流，R138是电阻138的阻值。
[0053] 由于第五NMOS管112和第六NMOS管113是电流镜电路，所以流过第五NMOS管112和第六NMOS管113的电流相等，并且具有相同的工艺，则由式3)和式5)可得到如下等式：
[0054]
[0055] 其中K112和K113分别是第五NMOS管112和第六NMOS管113的宽长比，VTH112和VTH113分别是第五NMOS管112和第六NMOS管113的阈值电压。由式6)可知通过调节R138的值和第五NMOS管112和第六NMOS管宽长比可以得到所需要的基准电流。
[0056] 分压电路中的双极型晶体管的基极-发射极电压VBE可以表示如下：
[0057] VBE＝VBGR-γT 7)
[0058] 其中VBGR表示硅的带隙电压其典型值为1.1～1.2V)，γ表示双极型晶体管基极-发射极电压VBE的温度系数，由式7)可知双极型晶体管的基极-发射极VBE具有负温度特性，后面的PTAT电压产生电路用于消除负温度效应，以得到具有零温度效应的基准电压。
[0059] 为了得到低输出电压，加入了分压电路，如图1分压电路部分所示，是由第七NMOS管116和第八NMOS管117组成的源极跟随器，第八NMOS管117的漏极与栅极相连接并且与第七NMOS管的源级连接，通过调节二极管第八NMOS管117的宽长比，可以得到输出电压V′BE为VBE的二分之一，即：
[0060]
[0061] 按照上述组成的基准电压输出电路，可以得出如下的关系式：
[0062]
[0063] 由于所有MOS管都工作在亚阈值区，由公式3)和6)可得
[0064]
[0065] 其中，VGG,1第十二NMOS管125与第九NMOS管120的栅源电压差， 和 分别是第九NMOS管120和第十二NMOS管125的栅源电压，K120和K125分别是第九NMOS管120和第十二NMOS管125的宽长比。
[0066] 同理可以得到：
[0067] VGG,2＝ηVTln(K124/K129) 11)
[0068] VGG,3＝ηVTln(K128/K133) 12)
[0069] VGG,4＝ηVT ln(K132/K136) 13)
[0070] 其中VGG,2、VGG,3、VGG,4分别是第十四NMOS管129与第十一NMOS管124的栅源电压差、第十六NMOS管133与第十三NMOS管128的栅源电压差、第十七NMOS管136与第十五NMOS管132的栅源电压差，K124、K128、K129、K132、K133、K136分别是第十一NMOS管124、第十三NMOS管128、第十四NMOS管129、第十五NMOS管132、第十六NMOS管133、第十七NMOS管136的宽长比。
[0071] 由上述的级联结构和式8)、9)、10)、11)、12)、13)可得最后的输出结果为：
[0072]
[0073] 从上式可知，通过调节第十NMOS管120、第十一NMOS管124、第十二NMOS管125、第十三NMOS管128、第十四NMOS管129、第十五NMOS管132、第十六NMOS管133、第十七NMOS管136的宽长比，可以使等式的最后一项等于零，从而得出具有零温度系数的输出电压，最后的结果为：
[0074]
[0075] 如式15)所示，输出的结果VREF约等于硅的带隙电压的二分之一即0.55～0.6V)即为所得到指标。
[0076] 以上仅是实施例仅用于说明本发明的效果，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
