一种基于摆率增强的稳压电路

摘要

一种基于摆率增强的稳压电路，利用电容器件直接将输出电压VOUT连接到M4管栅级，实现零延迟的环路响应。同时利用M3、R1、IB给M4管栅级提供静态电压偏置，利用Native NMOS管M2以及C2给M4管源级提供静态电压偏置，保证该电路实现零延迟环路响应的同时，具有高电源电压抑制比、适用于低输入电压应用环境等优点。

权利要求

1.一种基于摆率增强的稳压电路，由Native NMOS管M1和M2，PMOS管M3和M4，运算放大器EA，电阻R1、R2和R3，电容C1和C2，以及电流源IB组成，其特征在于，Native NMOS管M1的漏极连接电源端口VDD以及Native NMOS管M2的漏极，Native NMOS管M1源极连接输出端口VOUT、电容C1的一端以及电阻R2的一端，Native NMOS管M1的栅极连接运算放大器EA的输出端ea_o以及PMOS管M4的漏极；电阻R2的另一端连接电阻R3的一端以及运算放大器EA的反向输入端；电阻R3的另一端连接GND端口、电容C2的一端以及电流源IB的负端；运算放大器EA的正向输入端连接电压输入端口VREF；Native NMOS管M2 的栅极连接偏置电压输入端口VB1， Native NMOS管M2管源极连接PMOS管M3管的源极、PMOS管M4管源极以及电容C2的另一端；PMOS管M3管的栅极连接PMOS管M3管的漏极、电阻R1的一端、以及电流源IB的正端；M4管栅极连接电容C1的另一端和电阻R1的另一端。

2.根据权利要求1所述的稳压电路，其特征在于，所述电容C2为开路。

说明书

一种基于摆率增强的稳压电路

技术领域

[0001] 本发明涉及硬件设计领域，特别涉及一种基于摆率增强的稳压电路。

背景技术

[0002] 在低功耗无输出电容低压差线性稳压器（Capless Low Dropout Regulator, Capless LDO）系统中，一般有一个摆率增强电路（Slew Rate Enhancement Circuits，SRE），用于在必要时增强对LDO功率管栅级的充放电电流，进而改善LDO输出电压的瞬态响应特性。

[0003] 图1给出了Capless LDO的电路框图的一般模式。该电路框图主要组成部分有：功率MOS管MPOW、由RFB1与RFB2组成的反馈电阻网络、误差放大器、负载阻抗RL与CL以及摆率增强电路SRE。当LDO的负载电流发生突变或者功率管输出电流发生突变时,造成LDO输出电压的剧烈波动,从而使得经由反馈电阻网络产生的反馈电压VFB也随之剧烈波动。当VFB的电压值超过误差放大器的输入电压范围后,误差放大器进入饱和状态,当误差放大器饱和后,它会根据自身的摆率对功率管的栅电容进行充放电。在很多应用中误差放大器为低功耗的设计结构，其输出的摆率非常小，未能满足环路大信号响应速度的需求。SRE电路可以通过检测输出电压Vout的波动，根据波动情况相应地对MPOW管栅级补充额外的充电或放电电流，起到加快环路响应速度，减少输出电压波动幅度的作用。

[0004] 摆率增强电路从结构上可分为：以比较器为核心的摆率增强电路、以微分器为核心的摆率增强电路、零延时摆率增强电路。其中以比较器为核心的摆率增强电路与以微分器为核心的摆率增强电路都存在不同程度的响应延迟，在LDO负载发生跳变后不能马上响应。现有的零延时摆率增强电路可以达到零延时的特性，但存在一些缺陷和使用限制，如：不适合高电源电压LDO电路、需要额外的线性稳压器以及额外的反馈电阻网络等。

发明内容

[0005] 基于上述情况，本发明提供一种基于摆率增强的稳压电路，目的是使得Capless LDO电路拥有零延迟的大信号响应速度、低功耗、高电源电压抑制比等特点，同时避免了现有零延迟摆率增强电路不适合高电源电压LDO电路、需要额外的线性稳压器以及独立的反馈电阻等缺点。

[0006] 一种基于摆率增强的稳压电路，由Native NMOS管M1、M2, PMOS管M3、M4,运算放大器EA,电阻R1、R2、R3,电容C1、C2以及电流源IB组成，Native NMOS管M1的漏极连接电源端口VDD以及Native NMOS管M2的漏极，Native NMOS管M1源极连接输出端口VOUT、电容C1的C12端以及电阻R2的R21端，Native NMOS管M1的栅极连接运算放大器EA的输出端ea_o、PMOS管M4的漏极；电阻R2的R22端连接电阻R3的R31端以及运算放大器EA的反向输入端；电阻R3的R32端连接GND端口、C2的C22端以及IB的负端；运算放大器EA的正向输入端连接电压输入端口VREF；Native NMOS管M2 的栅极连接偏置电压输入端口VB1， Native NMOS管M2管源极连接PMOS管M3管的源极、PMOS管M4管源极以及电容C2的C21端；PMOS管M3管的栅极连接PMOS管M3管的漏极、R1的R11端、IB的正端；M4管栅极连接C1的C11端、R1的R12端。

[0007] 上述电容C2还可采用开路来替代。

[0008] 相对于现有技术，本发明提供的一种基于摆率增强电路的稳压器，[0009] 一、该电路输出级采用Native NMOS作为输出功率MOS管，比之现有方案普遍使用的PMOS管，其优点在于可以获得更高的电源电压抑制比，这在无输出电容型LDO中尤为重要。

[0010] 二、该电路采用零延迟的摆率增强电路，其大信号响应速度优于基于比较器与微分器的现有摆率增强电路，极大的优化了无电容型LDO的输出瞬态特性。

[0011] 三、该方案中直接采用电容C1将VOUT与M4栅级耦合，避免了现有零延迟摆率增强电路不适合高电源电压LDO电路的缺点，而且不需要额外的线性稳压器以及独立的反馈电阻网络，简化了电路、节省了面积。

[0012] 四、采用VB1、C2以及Native NMOS M2为M3与M4的源级产生电压偏置，可以保证该电路具有较高电源电压抑制比，且适用于低电源电压的特点。

附图说明

[0013] 图1是现有的低功耗无输出电容低压差线性稳压器的结构示意图；

[0014] 图2是本发明的一种基于摆率增强电路的稳压器结构示意图；

[0015] 图3为本发明的另一实施例。

具体实施方式

[0016] 以下结合其中的较佳实施方式对本发明方案进行详细阐述。本发明是利用电容器件直接将输出电压VOUT连接到M4管栅级，实现零延迟的环路响应。同时利用M3、R1、IB给M4管栅级提供静态电压偏置，利用Native NMOS管 M2以及C2给M4管源级提供静态电压偏置，保证该电路实现零延迟环路响应的同时，具有高电源电压抑制比、适用于低输入电压应用环境等优点。输出级采用Native NMOS作为输出功率MOS管，比之现有方案普遍使用的PMOS管，其优点在于可以获得更高的电源电压抑制比。

[0017] 图2中示出了一种基于摆率增强电路的稳压器结构示意图。

[0018] 本发明电路结构包括：Native NMOS管M1、M2，PMOS管M3、M4，运算放大器EA，电阻R1、R2、R3，电容C1、C2，电流源IB；M1漏极连接电源端口VDD以及M2的漏极，M1源极连接输出端口VOUT、C1的C12端以及R2的R21端，M1的栅极连接运算放大器EA的输出端ea_o、M4的漏极；R2的R22端连接R3的R31端、EA的反向输入端；R3的R32端连接GND端口、C2的C22端、IB的负端；运算放大器EA的正向输入端连接电压输入端口VREF；M2 的栅极连接偏置电压输入端口VB1， M2管源极连接M3管源极、M4管源极、C2的C21端；M3管的栅极连接M3管的漏极、R1的R11端、IB的正端；M4管栅极连接C1的C11端、R1的R12端。

[0019] 在此实施例中，整个电路增加电容C2，可以使M4源极节点的电压更加平稳，进而当VOUT端口的电压因负载电流突变而发生向下过冲变化时，M4栅级电压受c11耦合作用向下变化，M4管的源级由于c2的作用更加稳定，这时M4漏端可以输出更大的补偿电流，减小VOUT输出电压向下过冲幅度。

[0020] 在实际应用中，上述实施例中的C2可直接用通路来替代，如图3所示，如果没有C2，M4在同样情况下一样可以输出补偿电流。

[0021] 在本实施例中，M1、R2、R3、EA组成该LDO的常规控制环路、M1为输出功率器件、R2、R3组成反馈电阻网络。EA为误差放大器，M2、M3、M4、C1、C2、R1、IB组成摆率增强电路。

[0022] VOUT是输出电压端口，VREF为带隙基准电压的输入端口，VB1是一个偏置电压。

[0023] M1，M2器件类型为Native NMOS，Native NMOS管也称为“本征NMOS管”，是一种直接制造与晶圆Psub上的NMOS管，它与普通NMOS管的区别在于其阈值电压更低，通常接近于0V，非常适合低电压电路结构。

[0024] 当系统处于稳态时，摆率增强电路不影响常规控制环路电路，VB1、M2、M3、IB共同为M4提供合适的静态偏置电压，将M4的漏端电流偏置在一个相对较小的静态工作电流下。VOUT输出电压与M4栅电压都保持静态。

[0025] 当LDO的负载电流短时间内从轻载跳变为重载，由于VOUT节点寄生电容比较小，而该电路的常规控制环路响应速度比较慢，VOUT电压出现向下的电压波动。由于C1耦合电容的作用，且R1的阻值相对较大，M4栅电压产生几乎零延迟同幅度的电压波动。由于VB1、M2、C2的作用，M4管源端电压保存相对恒定。这样以来M4的漏端产生零延迟的电流增量，增加流向M1栅极的电流。在VOUT电压发生向下波动的瞬间，零延迟地补充M1管栅级电荷，M1栅极电压上升，进而提高M1管漏极输出电流，起到零延迟的大信号响应的作用，最大程度的降低VOUT电压由于负载电流变化而产生的电压下冲幅度。

[0026] 以上所述实例仅表达了本发明的实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。