半导体装置

摘要

半导体装置(100)包括：具有第一端部(8T)的第一配线(8)；与第一配线绝缘，具有第二端部(2T)的第二配线(2)；在第一和第二端部的附近分离地设置的第一导电部分(9)；覆盖它们的绝缘层(20)；和绝缘层上的第二导电部分(38)，绝缘层(20)具有与第一端部重叠的第一接触孔(CH1)和与第一导电部分重叠的第二接触孔(CH2)，第二导电部分(38)在第一接触孔(CH1)和第二接触孔(CH2)与第一端部(8T)和第一导电部分(9)连接，第二端部(2T)与第一导电部分(9)绝缘，第一导电部分(9)具有向第一端部突出的接近部(9T)，绝缘层(20)具有与第一导电部分的接近部(9T)重叠的第一孔(H1)。

权利要求

1.一种半导体装置，其包括：

基板；

形成在所述基板上，具有第一端部的第一配线；

第二配线，其具有位于所述第一端部的附近的第二端部，与所述第一配线绝缘；

第一导电部分，其在所述第一端部和第二端部的附近，从基板法线方向看时与所述第一端部和第二端部分离地设置，且向与所述第一配线和第二配线不同的方向延伸；

覆盖所述第一配线、所述第二配线和所述第一导电部分的绝缘层；和设置在所述绝缘层上的第二导电部分，

所述半导体装置的特征在于：

所述绝缘层具有从基板法线方向看时与所述第一端部至少局部重叠的第一接触孔，且具有从基板法线方向看时与所述第一导电部分至少局部重叠的第二接触孔，所述第二导电部分在所述第一接触孔内与所述第一端部连接，且在所述第二接触孔内与所述第一导电部分连接，由此，所述第一端部与所述第一导电部分电导通，所述第二端部与所述第一导电部分绝缘，所述第一导电部分在所述第一端部的附近具有向所述第一端部突出的接近部，所述绝缘层还具有以从基板法线方向看时与所述第一导电部分的所述接近部至少局部重叠的方式配置的第一孔，所述第一端部与所述第一导电部分的所述接近部之间的距离小于所述第二端部与所述第一导电部分之间的距离。

2.如权利要求1所述的半导体装置，其特征在于：所述绝缘层具有与所述第二端部至少局部重叠的第三接触孔，所述半导体装置还包括在所述第三接触孔内与所述第二端部电连接，且与所述第一端部、所述第一导电部分和所述第二导电部分电绝缘的第三导电部分。

3.如权利要求2所述的半导体装置，其特征在于：至少在所述第一孔内在所述绝缘层形成有静电破坏部，且在所述第三接触孔内在所述绝缘层不形成静电破坏部。

4.如权利要求1所述的半导体装置，其特征在于：所述第一孔貫通所述绝缘层，使所述接近部的至少一部分露出。

5.如权利要求1所述的半导体装置，其特征在于：所述第一配线和所述第二配线设置在同一层，且所述第一配线和所述第二配线相互平行地延伸。

6.如权利要求1所述的半导体装置，其特征在于：所述第二导电部分一体地覆盖所述第一接触孔、所述第二接触孔和所述第一孔。

7.如权利要求1所述的半导体装置，其特征在于：所述第一端部具有向与所述第一配线的延伸方向不同的方向突出的配线接近部，所述第一导电部分的所述接近部与所述配线接近部相对。

8.如权利要求7所述的半导体装置，其特征在于：在所述第一端部的所述配线接近部形成有与所述第一接触孔不同的第二孔。

9.如权利要求8所述的半导体装置，其特征在于：所述第一孔和所述第二孔未被所述第二导电部分覆盖。

10.如权利要求7所述的半导体装置，其特征在于：所述第二配线的所述第二端部具有向与所述第二配线的延伸方向不同的方向突出的其它配线接近部，所述第一导电部分在与所述其它配线接近部相对的位置具有向所述其它配线接近部突出的其它接近部，所述绝缘层具有从基板法线方向看时与所述其它配线接近部至少局部重叠的第三孔，且具有与所述其它接近部至少局部重叠的第四孔。

11.如权利要求1所述的半导体装置，其特征在于：所述第一导电部分的所述接近部包括尖头朝向所述第一端部的尖的部分，所述第一孔与所述尖的部分局部重叠。

12.如权利要求1所述的半导体装置，其特征在于：还包括TFT，

所述TFT的沟道由氧化物半导体形成。

13.如权利要求1～12中任一项所述的半导体装置，其特征在于：包括显示区域和配置在所述显示区域的外侧的边框区域，所述第一配线和第二配线至少在所述显示区域的内部延伸，所述第一端部和所述第二端部配置在所述边框区域。

14.如权利要求12所述的半导体装置，其特征在于：所述氧化物半导体是In-Ga-Zn-O类半导体。

15.如权利要求14所述的半导体装置，其特征在于：所述In-Ga-Zn-O类半导体是晶态In-Ga-Zn-O类半导体。

16.一种半导体装置，其特征在于，包括：第一导电层，其包括从基板法线方向看时彼此分离的第一导电图案、第二导电图案和第三导电图案；

覆盖所述第一导电层的绝缘层；和

设置在所述绝缘层上的第二导电层，

所述第一导电图案和第二导电图案使用所述第二导电层中包含的连接部分电连接，所述第三导电图案与所述第一导电图案和第二导电图案绝缘，所述第一导电图案具有向所述第二导电图案突出的部分，且所述绝缘层具有从基板法线方向看时与所述突出的部分至少局部重叠的孔，所述第一导电图案的所述突出的部分与所述第二导电图案之间的距离小于所述第一导电图案与所述第三导电图案之间的距离，由此，在所述孔内优先发生静电放电。

17.如权利要求16所述的半导体装置，其特征在于：包括TFT，

所述TFT的沟道由氧化物半导体形成。

18.如权利要求17所述的半导体装置，其特征在于：所述氧化物半导体是In-Ga-Zn-O类半导体。

19.如权利要求18所述的半导体装置，其特征在于：所述In-Ga-Zn-O类半导体是晶态In-Ga-Zn-O类半导体。

说明书

半导体装置

技术领域

[0001] 本发明涉及半导体装置，特别涉及显示装置等中使用的半导体装置。

背景技术

[0002] 液晶显示装置等使用的有源矩阵基板中，在每个像素形成有薄膜晶体管(Thin Film Transistor，以下记为“TFT”)等开关元件。作为这样的开关元件，历来广泛使用以非晶硅膜为活性层的TFT和以多晶硅膜为活性层的TFT。此外，近年来，还实现了代替硅半导体使用氧化物半导体的TFT。将这样的TFT称为“氧化物半导体TFT”。

[0003] 因此，在有源矩阵基板设置有包括半导体元件(典型的是TFT)的各种电路。此外，多设置有用于保护半导体元件不受ESD(静电放电：Electro-StaticDischarge)损害的电路。该电路称为ESD保护电路等，具有防止因发生静电放电而导致的半导体元件的破坏的功能。

[0004] ESD保护电路有时设置在有源矩阵基板的周边区域(边框区域)，例如包括与栅极配线和源极配线连接的极性不同的两个薄膜二极管。这些薄膜二极管例如与基准电位线连接，能够使用它们将蓄积在栅极配线或源极配线的电荷释放至基准电位线。

[0005] 但是，当将现有的ESD保护电路例如应用于单片驱动器时，会使显示装置的边框区域扩大。因此，在专利文献1，公开有以下技术：使用更简单的结构的ESD保护电路，使得在基板产生的静电在离开TFT等半导体元件的位置放电。

[0006] 在专利文献1所记载的显示元件中，在扫描线(栅极配线)的端部设置有用于积极地使放电发生的部分(放电部分)。在该放电部分中，具有尖的形状的扫描线的端部与同样具有尖的形状的配线的端部以彼此相对地空出微小的间隙的方式相对配置。与其它部分相比，放电部分容易发生放电。这样，通过在放电部分优先地使ESD发生，能够防止在TFT等元件中发生ESD。

[0007] 此外，在专利文献2，记载有为了防止因静电放电导致的元件等的破坏而在边框区域设置突出电极的结构。当这样设置突出电极时，在该位置容易感生放电。因此，能够抑制在其它位置发生放电。

[0008] 现有技术文献

[0009] 专利文献

[0010] 专利文献1：日本特开2006-146200号公报

[0011] 专利文献2：日本特开2008-176256号公报

发明内容

[0012] 发明所要解决的技术问题

[0013] 但是，在液晶显示装置使用的有源矩阵基板等中，当如现有技术那样仅设置防止在TFT发生ESD的保护电路，存在不能防止由ESD引起的不良的发生的情况。

[0014] 根据本发明的发明人的研究，在半导体装置的制造工艺中，存在在设置下层的导电层之后，隔着绝缘层设置上层的导电层的情况，但是在该绝缘层形成接触孔的情况下等，存在发生ESD的问题。此时，具有在绝缘层形成不希望的针孔的情况，如果针孔形成在应当与下层的导电层隔着绝缘层来绝缘的上层的导电层所配置的位置，则会产生短路，产生不良。

[0015] 本发明是为了解决上述问题而完成，其目的在于提供能够防止因发生ESD而产生的绝缘层的破坏所引起的不良的半导体装置。

[0016] 用于解决问题的方式

[0017] 本发明的实施方式的半导体装置包括：基板；形成在上述基板上，具有第一端部的第一配线；第二配线，其具有位于上述第一端部的附近的第二端部，与上述第一配线绝缘；第一导电部分，其在上述第一端部和第二端部的附近，从基板法线方向看时与上述第一端部和第二端部分离地设置，且向与上述第一配线和第二配线不同的方向延伸；覆盖上述第一配线、上述第二配线和上述第一导电部分的绝缘层；和设置在上述绝缘层上的第二导电部分，在上述半导体装置中，上述绝缘层具有从基板法线方向看时与上述第一端部至少局部重叠的第一接触孔，且具有从基板法线方向看时与上述第一导电部分至少局部重叠的第二接触孔，上述第二导电部分在上述第一接触孔内与上述第一端部连接，且在上述第二接触孔内与上述第一导电部分连接，由此，上述第一端部与上述第一导电部分电导通，上述第二端部与上述第一导电部分绝缘，上述第一导电部分在上述第一端部的附近具有向上述第一端部突出的接近部，上述绝缘层还具有以从基板法线方向看时与上述第一导电部分的上述接近部至少局部重叠的方式配置的第一孔。

[0018] 在一个实施方式中，上述绝缘层具有与上述第二端部至少局部重叠的第三接触孔，上述半导体装置还包括在上述第三接触孔内与上述第二端部电连接，且与上述第一端部、上述第一导电部分和上述第二导电部分电绝缘的第三导电部分。

[0019] 在一个实施方式中，至少在上述第一孔内在上述绝缘层形成静电破坏部，且在上述第三接触孔内在上述绝缘层不形成静电破坏部。

[0020] 在一个实施方式中，上述第一孔貫通上述绝缘层，使上述接近部的至少一部分露出。

[0021] 在一个实施方式中，上述第一配线和上述第二配线设置在同一层，且上述第一配线和上述第二配线相互平行地延伸。

[0022] 在一个实施方式中，上述第二导电部分一体地覆盖上述第一接触孔、上述第二接触孔和上述第一孔。

[0023] 在一个实施方式中，上述第一端部与上述第一导电部分的上述接近部之间的距离小于上述第二端部与上述第一导电部分之间的距离。

[0024] 在一个实施方式中，上述第一端部具有向与上述第一配线的延伸方向不同的方向突出的配线接近部，上述第一导电部分的上述接近部与上述配线接近部相对。

[0025] 在一个实施方式中，在上述第一端部的上述配线接近部形成有与上述第一接触孔不同的第二孔。

[0026] 在一个实施方式中，上述第一孔和上述第二孔未被上述第二导电部分覆盖。

[0027] 在一个实施方式中，上述第二配线的上述第二端部具有向与上述第二配线的延伸方向不同的方向突出的其它配线接近部，上述第一导电部分在与上述其它配线接近部相对的位置具有向上述其它配线接近部突出的其它接近部，上述绝缘层具有从基板法线方向看时与上述其它配线接近部至少局部重叠的第三孔，且具有与上述其它接近部至少局部重叠的第四孔。

[0028] 在一个实施方式中，上述第一导电部分的上述接近部包括尖头朝向上述第一端部的尖的部分，上述第一孔与上述尖的部分局部重叠。

[0029] 在一个实施方式中，上述的半导体装置还包括TFT，上述TFT的沟道由氧化物半导体形成。

[0030] 在一个实施方式中，上述的半导体装置包括显示区域和配置在上述显示区域的外侧的边框区域，上述第一配线和第二配线至少在上述显示区域的内部延伸，上述第一端部和上述第二端部配置在上述边框区域。

[0031] 本发明的实施方式的半导体装置包括：第一导电层，其包括从基板法线方向看时彼此分离的第一导电图案、第二导电图案和第三导电图案；覆盖上述第一导电层的绝缘层；和设置在上述绝缘层上的第二导电层，上述第一导电图案和第二导电图案使用上述第二导电层中包含的连接部分电连接，上述第三导电图案与上述第一导电图案和第二导电图案绝缘，上述第一导电图案具有向上述第二导电图案突出的部分，且上述绝缘层具有从基板法线方向看时与上述突出的部分至少局部重叠的孔，由此，在上述孔内优先发生静电放电。

[0032] 发明的效果

[0033] 根据本发明的实施方式的半导体装置，即使在基板因所带的静电而发生ESD时，也能够抑制成品率的降低。

附图说明

[0034] 图1是表示比较例1的TFT基板的结构的平面图。

[0035] 图2(a)～(c)分别表示沿图1的A-A’线、B-B’线C-C’线的截面。

[0036] 图3是用于说明比较例1的TFT基板的制造工序的截面图，(a)～(c)分别表示不同的工序。

[0037] 图4是用于说明比较例1的TFT基板的制造工序的截面图，(d)～(f)分别表示不同的工序。

[0038] 图5是表示比较例2的TFT基板的结构的平面图。

[0039] 图6(a)～(c)分别表示沿图5的A-A’线、B-B’线和C-C’线的截面。

[0040] 图7是用于说明比较例2的TFT基板的制造工序的截面图，(a)～(d)分别表示不同的工序。

[0041] 图8(a)是表示比较例3的TFT基板的结构的平面图，(b)是沿(a)的B-B’线的截面图。

[0042] 图9是表示本发明的实施方式1的TFT基板的结构的平面图。

[0043] 图10(a)～(c)分别表示沿图9的A-A’线、B-B’线和C-C’线的截面。

[0044] 图11是用于说明实施方式1的TFT基板的制造工序的截面图，(a)～(d)分别表示不同的工序。

[0045] 图12是用于说明实施方式1的TFT基板的制造工序的截面图，(e)～(h)分别表示不同的工序。

[0046] 图13是用于说明实施方式1的TFT基板的制造工序的截面图，(i)～(k)分别表示不同的工序。

[0047] 图14是表示本发明的实施方式2的TFT基板的结构的平面图。

[0048] 图15(a)～(c)分别表示沿图14的A-A’线、B-B’线和C-C’线的截面。

[0049] 图16是用于说明实施方式2的TFT基板的制造工序的截面图，(a)～(d)分别表示不同的工序。

[0050] 图17是用于说明实施方式2的TFT基板的制造工序的截面图，(e)～(g)分别表示不同的工序。

[0051] 图18是用于说明实施方式2的TFT基板的制造工序的截面图，(h)～(j)分别表示不同的工序。

[0052] 图19是表示本发明的实施方式3的TFT基板的结构的平面图。

[0053] 图20(a)～(d)分别表示沿图19的A-A’线、B-B’线、C-C’线和D-D’线的截面。

[0054] 图21是用于说明实施方式3的TFT基板的制造工序的截面图，(a)～(d)分别表示不同的工序。

[0055] 图22是用于说明实施方式3的TFT基板的制造工序的截面图，(e)～(g)分别表示不同的工序。

[0056] 图23是用于说明实施方式3的TFT基板的制造工序的截面图，(h)～(j)分别表示不同的工序。

[0057] 图24是表示本发明的实施方式4的TFT基板的结构的平面图。

[0058] 图25(a)～(d)分别表示沿图24的A-A’线、B-B’线、C-C’线和D-D’线的截面。

[0059] 图26是表示本发明的实施方式5的TFT基板的结构的平面图。

[0060] 图27(a)～(d)分别表示沿图26的A-A’线、B-B’线、C-C’线和D-D’线的截面。

具体实施方式

[0061] 首先，在说明本发明的实施方式之前，对由本发明的发明人确认到的、半导体装置中的ESD的发生过程和由于发生ESD而产生的问题在以下进行说明。

[0062] 在半导体装置的制造工序中，当进行在导电层和半导体层上设置绝缘层后在绝缘层形成接触孔的工序时，容易发生ESD。例如，在有源矩阵基板的制造工序中，利用光刻法在绝缘层形成接触孔时，在绝缘层上设置具有开口的抗蚀剂。在对该抗蚀剂进行显影的工序中ESD发生，由此在抗蚀剂开口部内和其附近的绝缘层形成针孔。

[0063] 图1表示比较例1的半导体装置(此处为液晶显示装置中使用的TFT基板)900的、显示区域Rd与边框区域Rf的边界附近的区域。此外，图2(a)～(c)分别表示沿图1所示的A-A’线、B-B’线和C-C’线的截面。

[0064] 如图1所示，在显示区域Rd设置有多个像素Px。各像素Px具有TFT6，在该TFT6连接有沿行方向延伸的栅极配线2和沿列方向延伸的源极配线4。此外，在栅极配线2的同层设置有在与栅极配线2平行的方向上延伸的辅助电容配线(CS配线)8。

[0065] 此外，在边框区域Rf，在TFT基板900设置有与多个CS配线8共同连接的CS干线9。CS干线9与栅极配线2和CS配线8在同一层形成。栅极配线2、栅极电极12、CS配线8和CS干线9能够通过对相同导电膜进行图案形成而得到。在本说明书中，有时将包括它们的层称为“栅极金属层”或“第一导电层”。

[0066] 如图2(c)所示，TFT6包括栅极电极12(此处为栅极配线2的一部分)、覆盖栅极电极12的栅极绝缘层20和在栅极绝缘层20上形成的半导体层16。

[0067] 在半导体层16上设置有蚀刻阻挡层22。在蚀刻阻挡层22设置有使半导体层16的一部分露出的一对接触孔22H。以经由该一对接触孔22H与半导体层16相接的方式分别地设置有源极电极14和漏极电极15。源极配线4、源极电极14、漏极电极15等能够通过对相同导电膜进行图案形成而得到。在本说明书中，有时将包括它们的层称为“SD层”或“第二导电层”。

[0068] 如图1和图2(b)所示，在TFT基板900的边框区域Rf配置有栅极配线2的端部2T。此外，在栅极配线2的端部2T上，形成有贯通蚀刻阻挡层22和栅极绝缘层20的第三接触孔CH3。在该第三接触孔CH3，SD层30所含的栅极引出配线32与栅极配线2的端部2T电连接。栅极引出配线32向TFT基板900的外侧延伸，例如与未图示的栅极驱动器连接。

[0069] 此外，如图1和图2(a)所示，在边框区域Rf配置有CS配线8的端部8T。此外，在CS配线8的端部8T上和CS干线9上，形成有贯通栅极绝缘层20和蚀刻阻挡层22的第一和第二接触孔CH1、CH2。CS配线8的端部8T与CS干线9通过在第一和第二接触孔CH1、CH2内与它们连接CS连接部分38相互电连接。CS连接部分38与源极配线4等由相同导电膜形成，包含于SD层30。

[0070] 另外，上述第一接触孔至第三接触孔CH1～CH3分别由设置在栅极绝缘层20的开口部CH1a、CH2a、CH3a和设置在蚀刻阻挡层22的开口部CH1b、CH2b、CH3b构成。在本说明书中，将这些开口部一并作为第一～第三接触孔CH1～CH3进行说明。

[0071] 在该结构中，如图1和图2(b)那样，存在在第三接触孔CH3内和CS干线9的边缘部分发生ESD。其结果是，形成贯通栅极绝缘层20和蚀刻阻挡层22的针孔PH。如后上述，针孔PH能够在第一、第二和第三接触孔CH1、CH2、CH3的形成工序(光刻工序)中通过发生ESD而形成。

[0072] SD层30所含的栅极引出配线32，当从上述针孔PH的发生位置上通过时，经由针孔PH，与位于其下的CS干线9发生短路。但是，栅极引出配线32是与栅极配线2连接的配线，需要与CS干线9电绝缘。因此，如果栅极引出配线32与CS干线9短路则会产生不良。

[0073] 另外，TFT6由钝化层24和平坦化层26等覆盖。进一步，在这些绝缘层24、26上设置有共用电极18、像素电极19(通过像素接触孔CHP与漏极电极15连接)、和配置在它们之间的上部绝缘层28等，此处省略详细的说明。

[0074] 以下，参照图3和图4，说明基板900的制造工序。另外，在图3和图4，从图左起依次分别表示沿图1的A-A’线、B-B’线和C-C’线的截面。

[0075] 首先，如图3(a)所示，在基板10上，形成CS干线9和栅极配线2、包含栅极电极12的栅极金属层。之后，如图3(b)所示，形成覆盖栅极金属层的栅极绝缘层20，进一步，设置用于形成TFT6的沟道区域的半导体层16。

[0076] 此外，在半导体层16上设置有蚀刻阻挡层22(图3(c))。在蚀刻阻挡层22的与半导体层16重叠的位置，形成用于实现与源极电极14和漏极电极15的连接的一对接触孔22H。

[0077] 此外，在边框区域Rf，如图3(c)的A-A’截面图(图中左)所示那样，在CS配线8的端部8T上形成第一开口部CH1b，在与CS干线9重叠的规定位置形成第二开口部CH2b。进一步，如图3(c)的B-B’截面图(图中正中)所示那样，在栅极配线2的端部2T上形成第三开口部CH3b。

[0078] 另外，虽然未图示，但是在蚀刻阻挡层22设置接触孔22H、开口部CH1b、CH2b、CH3b的工序也可以利用光刻法进行。在光刻工序中，通过使用在对应的位置形成有开口部的抗蚀剂进行蚀刻，形成上述的接触孔22H等。在该工序中，存在在将抗蚀剂显影后发生ESD的情况。

[0079] 之后，如图4(d)所示，用于在栅极绝缘层20设置开口部的光刻工序中，形成在与开口部CH1b～CH3b对应的位置具有开口部的抗蚀剂50。此时，特别是在对设置在绝缘层上的抗蚀剂50进行显影的工序(在抗蚀剂50形成开口图案的工序)中，存在发生ESD的情况。以下，对发生ESD的过程进行更具体的说明。

[0080] 在光刻工序中，在基板上涂敷用于在绝缘层(蚀刻阻挡层22或栅极绝缘层20)设置开口部的抗蚀剂，对其进行曝光后，进行利用旋钻显影法等进行的显影工序。在该显影工序中，显影液和清洗液等液体在基板上流动。此时，在流动的液体与基板之间产生摩擦，发生静电，由此在栅极金属层蓄积电荷。当这样在栅极金属层蓄积电荷时，存在发生放电(ESD)的情况。

[0081] 此外，在TFT基板900，ESD在配置在栅极配线2的端部2T的接触孔CH3的内部和接近它的CS干线9的边缘部分发生。这是因为，栅极金属层中所含的个别导电图案间的距离不被有意控制，在导电图案间的距离近的位置或者不设置抗蚀剂的位置任意地发生ESD。

[0082] 这样发生ESD的结果是，在第三开口部CH3b的内侧和位于第三开口部CH3b附近的CS干线9的边缘部形成贯通绝缘层20、22的针孔PH。

[0083] 之后，在栅极绝缘层20使用抗蚀剂50设置开口部，形成第一～第三接触孔CH1～CH3。此外，在形成第一～第三接触孔CH1～CH3之后，剥离抗蚀剂50(图4(e))。此时，在CS干线9的边缘部形成的针孔PH，作为从蚀刻阻挡层22的表面到达CS干线9的针孔PH而残留下。

[0084] 之后，如图4(f)所示，在绝缘层(栅极绝缘层20和蚀刻阻挡层22)上，形成有包含源极配线4、源极电极14、漏极电极15等的SD层(第二导电层)30。在SD层30包含配置在边框区域Rf的CS连接部分38和栅极引出配线32。

[0085] CS连接部分38经由第一和第二接触孔CH1、CH2与CS配线8的端部8T和CS干线9连接。此外，栅极引出配线32经由第三接触孔CH3与栅极配线2的端部2T连接。

[0086] 但是，当如上述那样形成针孔PH时，如图4(f)的B-B’截面图所示那样，在SD层的形成工序中，在栅极引出配线32与CS干线9之间发生短路。

[0087] 接着，对另一比较例的TFT基板902进行说明。图5表示比较例2的TFT基板902的、显示区域Rd与边框区域Rf的边界付近的区域。此外，图6(a)～(c)分别表示沿图5所示的A-A’线、B-B’线和C-C’线的截面。进一步，图7(a)～(d)表示TFT基板902的制造工序的一部分。

[0088] 比较例2的TFT基板902具有沟道蚀刻型的TFT6，与比较例1的TFT基板900不同，不具有蚀刻阻挡层22。但是，在这样的结果中也存在栅极引出配线32与CS干线9经由在栅极绝缘层20形成的针孔PH发生短路的情况(图6(b))。

[0089] 以下，对TFT基板902的制造工序的一部分进行说明。

[0090] 首先，如图7(a)所示，在基板10上，设置栅极金属层(栅极配线2、CS配线8、CS干线9等)和覆盖它们的栅极绝缘层20，进一步，在其上设置用于形成TFT的沟道的岛状的半导体层16。

[0091] 之后，如图7(b)所示，在栅极绝缘层20的规定的位置进行用于形成接触孔CH1～CH3的光刻工序。在该工序中，以覆盖栅极绝缘层20的方式设置在与上述接触孔对应的位置具有开口部的抗蚀剂50。

[0092] 在该抗蚀剂50的显影工序中，由于在栅极金属层蓄积电荷，会发生ESD。由于发生的ESD，在与栅极配线2的端部2T(栅极配线端部2T)对应的部分和与它们接近的CS干线9的边缘部9E，存在形成貫通栅极绝缘层20、到达栅极金属层的针孔PH的情况。

[0093] 进一步，对向抗蚀剂50的开口部内露出的绝缘层进行蚀刻，由此形成接触孔CH1～CH3。之后，剥离抗蚀剂50，设置栅极绝缘层20和覆盖半导体层16的SD层30(图7(c)和(d))。

[0094] 在SD层30包含覆盖第一和第二接触孔CH1、CH2的CS连接部分38和覆盖第三接触孔CH3的栅极引出配线32。在该SD层30的形成工序中，如B-B’截面图所示那样，SD层30中所含的栅极引出配线32与CS干线9的边缘部9E经由针孔PH短路。

[0095] 接着，进一步对另一比较例的TFT基板903进行说明。图8(a)表示比较例3的TFT基板903的、显示区域Rd与边框区域Rf的边界付近的区域，图8(b)表示沿图8(a)所示的B-B’线的截面。在TFT基板903，与比较例1和2的TFT基板900、902不同，栅极配线2的端部2T和CS配线8的端部8T不与CS干线9和栅极引出配线连接。

[0096] 但是，在这样的方式中，也存在在蚀刻阻挡层22设置接触孔的工序中发生ESD的情况。此外，存在形成貫通蚀刻阻挡层22和栅极绝缘层20、到达栅极金属层的针孔的情况。因此，存在SD层30(在图示的方式中为源极配线4或源极电极14)与栅极配线2(端部2T)发生短路的问题。

[0097] 如以上说明的那样，在栅极金属层上设置栅极绝缘层20和蚀刻阻挡层22等绝缘层，之后在这些绝缘层20、22通过光刻工序设置接触孔等时，存在发生ESD的情况。该ESD能够形成到达栅极金属层的针孔。当这样形成针孔时，在之后形成SD层时，存在SD层与栅极金属层经由针孔导通的情况。

[0098] 本来，在构成为SD层与栅极金属层连接的位置，即使产生针孔，也不会导致产生不良。但是，如果在以与CS干线9(栅极金属层)重叠的方式设置的栅极引出配线32(SD层)之下等、SD层与栅极金属层应该绝缘的位置形成针孔，则会由于发生短路而产生不良(连接不良)。

[0099] 因此，采用对ESD的发生位置进行适当控制，使得即使在例如形成贯通绝缘层的针孔的情况下也产生问题的结构是有利的。特别是，如果能够不对现有的制造工艺进行大幅变更，优先地对发生放电的位置进行控制，则能够抑制制造成本的增大，提高成品率。

[0100] 在本发明的实施方式中，在以相互连接的方式构成的两个导电图案设有感生ESD的位置。更具体而言，在第一导电层(例如，栅极金属层)所含的被分离的两个导电图案，设置有比其它部分更接近的部分(突出的部分)。进一步，以与该接近部分至少局部重叠的方式设置有典型的貫通绝缘层的孔(hole)。根据这样的结构，能够控制ESD的发生位置，能够使得即使在绝缘层形成有针孔的情况下也不发生连接不良。

[0101] 以下，对本发明的实施方式的半导体装置进行说明。另外，本发明的实施方式的半导体装置广泛地包括于有源矩阵基板、各种显示装置、电子设备等中。

[0102] (实施方式1)

[0103] 图9和图10(a)～(c)表示实施方式1的半导体装置100。此处，半导体装置100为用于液晶显示装置的TFT基板(有源矩阵基板)100。图9表示显示区域Rd与边框区域Rf的边界附近的区域的TFT基板100的平面结构，图10(a)～(c)分别沿表示图9的A-A’线、B-B’线、C-C’线的截面。

[0104] 如图9所示，TFT基板100具有显示区域Rd和位于显示区域Rd的外侧的周边区域(边框区域)Rf。

[0105] 在显示区域Rd，呈矩阵状地设置有多个像素Px(其中，在图9中仅表示左端的列的像素)。各个像素Px包括作为有源元件的TFT6。此外，在TFT6连接有沿行方向延伸的栅极配线2与沿列方向延伸的源极配线4。此外，在TFT基板100，以横穿像素Px的方式设置有与栅极配线2大致平行地延伸的辅助电容配线(CS配线)8。

[0106] 如图10(c)所示，TFT6包括栅极电极12(在本实施方式中为栅极配线2的一部分)、覆盖栅极电极12的栅极绝缘层20和在栅极绝缘层20上形成的半导体层16。此外，在半导体层16上设置有蚀刻阻挡层22。在蚀刻阻挡层22，使半导体层16露出地形成有一对接触孔22H。通过该接触孔22H，源极电极14和漏极电极15与半导体层16连接。

[0107] 这样，在TFT6，半导体层16的沟道形成区域被蚀刻阻挡层22覆盖。这样的TFT6有时称为沟道保护型的TFT。

[0108] 另外，作为半导体层16存在使用氧化物半导体层的情况，在这样的情况下，为了防止元件特性的劣化，特别优选利用蚀刻阻挡层22来抑制对成为TFT6的沟道的区域的蚀刻损伤。但是，如后述那样，如果设置蚀刻阻挡层22，在蚀刻阻挡层22形成用于实现与氧化物半导体层的连接的接触孔22H(即，形成沟道保护型的TFT)，则容易发生ESD。本发明的实施方式的半导体装置为了应对这样的ESD而构成，优选使用例如将氧化物半导体作为半导体层使用的具有沟道保护型的TFT的半导体装置。

[0109] 另一方面，在边框区域Rf配置有CS配线8的端部8T(CS配线端部8T)和栅极配线2的端部2T(栅极配线端部2T)。此外，与这些端部8T、2T空出间隙地设置有包含于栅极金属层的CS干线(辅助电容干线)9。CS干线9沿作为与栅极配线2和CS配线8的延伸方向大致正交的方向(即与源极配线4的延伸方向大致平行的方向)的列方向延伸。CS干线9具有比较粗的宽度，具有比较大的面积。

[0110] 在TFT基板100，在CS干线9的边缘中的与CS配线端部8T和栅极配线端部2T相对的一侧的边缘，形成向CS配线端部8T突出的部分9T。由此，CS干线9与CS配线端部8T之间的距离比CS干线9与栅极配线端部2T之间的距离短。CS干线9的突出的部分9T为与CS配线端部8T接近的部分。在本说明书中，有时将这样的部分9T称为CS干线9的接近部9T。

[0111] 另外，接近部9T也可以通过在其它部分设置切口而形成。这样形成的接近部9T，与设置有切口的部分相比，相对地接近CS配线端部8T。

[0112] 此外，如图9和图10(a)所示，在CS配线8的端部8T上设置有贯通栅极绝缘层20和蚀刻阻挡层22的第一接触孔CH1。如后所述，第一接触孔CH1通过以下工序形成：在蚀刻阻挡层22设置开口部CH1b的工序；和在该开口部内，在栅极绝缘层20设置开口部CH1a的工序。

[0113] 如果开口部CH1a、CH1b的尺寸不同，则在侧面形成具有台阶的孔。在本说明书中，将这样的孔作为貫通多个绝缘层的一个接触孔进行说明。即，接触孔既可以由对多个层叠的绝缘层分别形成的开口部构成，也可以使得在深度方向上的口径和截面形状在途中不连续地变化。

[0114] 此外，在CS干线9的中央部形成有第二接触孔CH2。该接触孔CH2也以貫通栅极绝缘层20和蚀刻阻挡层22的方式形成。

[0115] 第一接触孔CH1和第二接触孔CH2沿CS配线8的延伸方向排列配置。第一接触孔CH1和第二接触孔CH2均典型的位于在CS配线8上延伸的假想的直线(以下，有时称为CS配线8的延长线)上。

[0116] 进一步，在CS干线9的接近部9T上，设置有以与接近部9T至少局部重叠的方式配置的第一孔H1。在本实施方式中，第一孔H1也以貫通栅极绝缘层20和蚀刻阻挡层22的方式形成。即，第一孔H1以使接近部9T的表面露出的方式设置。此外，第一孔H1也与第一和第二接触孔CH1、CH2同样地位于CS配线8的延长线上。另外，此处，第一孔H1在与第一和第二接触孔CH1、CH2同样的工序形成，是到达栅极金属层的貫通孔。

[0117] 第一接触孔CH1和第二接触孔CH2由设置在SD层30的CS连接部分38一体地覆盖。CS端部8T和CS干线9通过CS连接部分38、经第一接触孔CH1和第二接触孔CH2电连接。进一步，CS连接部分38以还覆盖第一孔H1的方式设置，接近部9T也与CS端部8T电连接。

[0118] 此外，如图10(b)所示，在栅极端部2T上设置有貫通栅极绝缘层20和蚀刻阻挡层22的第三接触孔CH3。此外，在SD层30，以从第三接触孔CH3向TFT基板100的外侧延伸的方式设置有栅极引出配线32。

[0119] 栅极引出配线32经由第三接触孔CH3与栅极配线端部2T连接。此外，栅极引出配线32以与CS干线9交叉的方式沿行方向延伸，其前端与栅极驱动器(未图示)连接。不过，通过栅极绝缘层20和蚀刻阻挡层22，栅极引出配线32与CS干线9绝缘。

[0120] 以覆盖SD层30的方式设置有钝化层24和平坦化层26的2层绝缘层。钝化层24例如由SiO2膜等无机绝缘膜形成，用于保护TFT6等。平坦化层26例如由感光性的有机绝缘膜形成，用于将基板的表面平坦化等。

[0121] 在该平坦化层26上设置有共用电极18。此外，在共用电极18上设置有上部绝缘层28。此外，在上部绝缘层28上，设置有包含分别在每像素Px设置的多个像素电极19的像素电极层。像素电极19通过貫通钝化层24、平坦化层26和上部绝缘层28的接触孔(有时称为像素接触孔)CHP，与TFT6的漏极电极15连接。

[0122] 共用电极18和像素电极19例如由ITO等透明导电材料形成。共用电极18设置在平坦化层26上，像素电极19与TFT6的漏极电极15绝缘。因此，共用电极18典型的是在像素接触孔CHP的外侧具有开口部，该开口部具有边缘。此外，在像素接触孔CHP内，也可以设置有以与共用电极18在相同工序中形成的连接部18’。连接部18’配置在像素电极19和漏极电极15之间，用于将它们连接。

[0123] 另外，像素电极19和共用电极18也可以以隔着上部绝缘层28彼此相对的方式配置，用于形成辅助电容。此外，在TFT基板100应用于FFS(Fringe Field Switching：场边缘开关)模式的液晶显示装置的情况下，像素电极19和共用电极18也可以以使得在它们之间产生斜电场的方式构成。在应用于FFS模式的液晶显示装置的TFT基板的情况下，在像素电极19和共用电极18中的任一电极，设置多个狭缝和多个细长的电极部分。

[0124] 此外，如图9所示，在像素Px，在CS配线8连接有辅助电容电极8’，此外，设置有从漏极电极15延伸的辅助电容对置电极15’。辅助电容电极8’与辅助电容对置电极15’以隔着栅极绝缘层20等绝缘层彼此相对的方式配置，由此形成辅助电容。

[0125] 另外，上述的结构不过是一个例子而已，本发明的实施方式的TFT基板当然也可以具有其它各种方式。例如，在用于垂直电场模式的液晶显示装置的TFT基板等其它实施方式中，也可以不设置上部绝缘层28、共用电极18。

[0126] 在以上那样构成的TFT基板100中，在与设置在CS配线端部8T上的第一接触孔CH1对应的位置、和与设置在CS干线9的接近部9T上的第一孔H1对应的位置(均为在抗蚀剂50形成开口部的位置)容易发生ESD。在这些位置发生ESD的情况下，即使形成贯通绝缘层的针孔，也能够防止不良的产生。这是因为本来CS连接部分38就是构成为与CS配线端部8T和CS干线9连接。

[0127] 这样，通过控制ESD的发生位置，防止栅极引出配线32与CS干线9短路，能够抑制不良的产生。

[0128] 以下，参照图11～图13，对TFT基板100的制造方法进行说明。

[0129] 首先，如图11(a)所示，在由玻璃或塑料等形成的透明基板10上，形成包含栅极配线端部2T、CS配线端部8T、CS干线9等的栅极金属层。栅极金属层例如通过对MoNb(厚度30～150nm)/Al(厚度100～400nm)的金属层叠膜进行图案形成而得到。另外，MoNb/Al这一标记表示从上层起依次层叠MoNb层和Al层。在本说明书中，关于其它层叠，有时也使用同样的标记。

[0130] 之后，如图11(b)所示那样，形成覆盖栅极金属层40的栅极绝缘层20。栅极绝缘层20例如也可以具有SiO2(厚度30～300nm)/SiNx(厚度100～400nm)的层叠结构。

[0131] 此外，在栅极绝缘层20上设置有典型的具有岛状的平面形状的半导体层16。半导体层16例如由厚度30～150nm的氧化物半导体形成。

[0132] 更具体而言，半导体层16例如也可以由In-Ga-Zn-O类半导体形成。此处，In-Ga-Zn-O类半导体为In(铟)、Ga(镓)、Zn(锌)的三元类氧化物，In、Ga和Zn的比例(组成比)并无特别限定，例如能够为In:Ga:Zn＝2:2:1、In:Ga:Zn＝1:1:1、In:Ga:Zn＝1:1:2等。此外，In-Ga-Zn-O类半导体既可以为非晶态也可以为晶态。作为晶态In-Ga-Zn-O类半导体，优选c轴与层面大致垂直地取向的晶态In-Ga-Zn-O类半导体。这样的In-Ga-Zn-O类半导体的结晶结构例如在日本特开2012-134475号公报中有所公开。为了参考，在本说明书中援用日本特开2012-134475号公报的全部公开内容。

[0133] 具有In-Ga-Zn-O类半导体层的TFT(以下，称为“IGZO_TFT”。)具有高的迁移率(与a-SiTFT相比超过20倍)和低的漏电流(与a-SiTFT相比不到百分之一)，因此优选用作驱动TFT和像素TFT。如果使用IGZO_TFT，则能够大幅削减显示装置的消耗电力。

[0134] 此外，氧化物半导体层并不限定于In-Ga-Zn-O类半导体层。氧化物半导体层例如也可以包含Zn-O类半导体(ZnO)、In-Zn-O类半导体(IZO)、Zn-Ti-O类半导体(ZTO)、Cd-Ge-O类半导体、Cd-Pb-O类半导体、In-Sn-Zn-O类半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O类半导体等。

[0135] 接着，在形成半导体层16之后，如图11(c)和(d)所示那样形成蚀刻阻挡层22。蚀刻阻挡层22例如能够通过对厚度100～300nm的SiO2膜进行图案形成而形成。

[0136] 在像素Px内，在蚀刻阻挡层22形成使半导体层16露出的一对接触孔22H。不过，蚀刻阻挡层22构成为使半导体层16的沟道区域以外的一部分或全部露出即可，能够具有设置接触孔22H以外的各种方式。例如，蚀刻阻挡层22也可以为仅覆盖半导体层16的中央部(沟道区域)的方式。

[0137] 此外，在边框区域Rf、CS配线端部8T的上方，在蚀刻阻挡层22形成开口部CH1b，在位于CS配线的延长线上的CS干线9的中央部上方形成开口部CH2b。进一步，在栅极配线端部2T的上方形成开口部CH3b。

[0138] 此外，在本实施方式中，在CS干线9的接近部9T的上方，在蚀刻阻挡层22形成第一孔H1。

[0139] 在用于形成该蚀刻阻挡层22的光刻工序中，如图11(c)所示，设置有在规定的位置具有开口部的抗蚀剂50。抗蚀剂50通过在基板上涂敷抗蚀剂材料、使用掩模对该抗蚀剂材料曝光之后进行显影而得到。在该显影工序中，由于在基板上流动显影液和清洗液等而在栅极金属层蓄积电荷，其结果是发生ESD。由于发生的ESD，在栅极绝缘膜20形成针孔PH。

[0140] 如图11(c)和(d)的A-A’截面图所示，ESD和针孔PH在CS配线端部8T的不被抗蚀剂50覆盖的部分、和以与之相对的方式配置的CS干线9的接近部9T优先发生。这是因为CS干线
9的接近部9T与CS配线端部8T之间的距离比较小，而且CS配线端部8T位于抗蚀剂50的开口部内。

[0141] 之后，如图12(e)所示那样，使用光刻法，在与设置在上述的蚀刻阻挡层22的开口部对应的位置，进行在栅极绝缘层20形成开口部的工序。由此完成使栅极金属层露出的第一～第三接触孔CH1、CH2、CH3和第一孔H1。形成这些开口部之后，从基板上剥离抗蚀剂。

[0142] 在该工序中，也存在在蚀刻阻挡层22上设置具有开口部的抗蚀剂(未图示)，在抗蚀剂的显影工序等中发生ESD的情况。此外，伴随着ESD的发生，存在在栅极绝缘层20等形成到达栅极金属层的针孔的情况。

[0143] 之后，如图12(f)所示那样，进行形成SD层的工序。在SD层，在显示区域Rd包含源极配线4和源极电极14、漏极电极15、CS对置电极15’等，在边框区域Rf包含栅极引出配线32、CS连接部分38等。另外，通过形成源极电极14和漏极电极15，完成TFT6。

[0144] 在该工序中，在作为ESD发生位置的CS干线接近部9T(第一孔H1)、CS配线端部8T(第一接触孔CH1)，以与CS干线9和CS配线端部8T相接的方式形成CS连接部分38。其中，它们本来就是以经由CS连接部分38相互连接的方式构成的部分。因此，即使在发生ESD的情况下，也不会产生不期望的短路，防止不良的产生。

[0145] 另外，SD层能够通过对MoNb(例如，厚度100nm)/Al(例如，厚度200nm)/MoNb(例如，厚度100nm)的金属层叠膜进行图案形成而得到。在该工序中，源极电极14与漏极电极15通过对金属膜进行蚀刻而形成，在金属膜之下形成包括覆盖半导体层16的沟道区域的部分的蚀刻阻挡层22，因此能够防止蚀刻引起的损伤波及半导体层16。

[0146] 特别是在半导体层16由氧化物半导体层形成的情况下，由于蚀刻阻挡层22的存在，TFT6的元件特性的劣化被有效地防止。此外，在使用氧化物半导体层的情况下，如果由氧化物(例如，SiO2)构成蚀刻阻挡层22，则能够抑制从钝化层24至氧化物半导体层的氢的扩散，能够防止氧化物半导体层的缺氧。

[0147] 之后，如图12(g)所示那样，以覆盖TFT6的方式设置钝化层24。钝化层24例如为厚度50～500nm的SiO2膜、厚度50～500nm的SiNx膜或SiNx(厚度50～400nm)/SiO2(厚度50～400nm)膜即可。

[0148] 之后，如图12(h)所示那样，设置由感光性的透明有机绝缘膜等形成的平坦化层26(厚度1.5～3.5μm)。此外，在形成平坦化层26之后，以貫通钝化层24和平坦化层26的方式设置用于实现与漏极电极15的连接的开口部(构成像素接触孔CHP)。

[0149] 进一步，如图13(i)和(j)所示那样，在平坦化层26上形成由ITO(铟錫氧化物)和IZO(铟锌氧化物)等构成的共用电极18和连接部18’，进一步，在其上形成上部绝缘层28。在上部绝缘层28也形成用于实现与漏极电极15的连接的开口部，由此得到像素接触孔CHP。

[0150] 进一步，如图13(k)所示那样，在上部绝缘层28上设置像素电极19。像素电极19在像素接触孔CHP内经由连接部18’与漏极电极15连接。像素电极19通过对由ITO和IZO等构成的透明导电膜(厚度30～150nm)适当地进行图案形成而得到。

[0151] 在如以上那样构成的实施方式1的TFT基板100中，在栅极金属层设置接近部，适当地控制ESD的发生位置，因此能够防止发生栅极金属层与SD层的不期望的短路。

[0152] (实施方式2)

[0153] 图14和图15(a)～(c)表示实施方式2的半导体装置(TFT基板)102。图14表示TFT基板102的显示区域Rd与边框区域Rf的边界附近的区域的平面结构，图15(a)～(c)分别表示沿图14的A-A’线、B-B’线、C-C’线的截面。

[0154] 如图15(c)所示，设置在TFT基板102的TFT6是沟道蚀刻型的TFT，不具有蚀刻阻挡层22，在这方面与实施方式1的TFT基板100不同。另外，对与实施方式1的TFT基板100相同构成要素，标注相同的参照附图标记，并省略说明。

[0155] 如图14和图15(a)所示，在TFT基板102也在与CS配线端部8T对应的位置和CS干线9的中央部设置有第一和第二接触孔CH1和CH2。经由这些接触孔CH1、CH2，CS配线8与CS干线9通过CS连接部分38相连接。

[0156] 此外，CS干线9具有向CS配线端部8T突出的接近部9T，在该接近部9T上设置有第一孔H1。第一孔H1位于第一接触孔CH1与第二接触孔CH2之间。第一接触孔CH1、第二接触孔CH2和第一孔H1典型的是沿CS配线8的延伸方向排成一列。

[0157] 此外，如图15(b)等所示，在栅极配线端部2T上设置有第三接触孔CH3。通过该第三接触孔CH3，栅极引出配线32与栅极配线端部2T连接。此外，栅极引出配线32通过栅极绝缘层20与CS干线9绝缘。

[0158] 在这样的结构中，也通过设置有CS干线9的突出部(接近部)9T而限制ESD的发生位置。典型的是ESD容易在CS配线端部8T上的第一接触孔CH1和CS干线接近部9T上的第一孔H1的内侧发生。

[0159] 以下，参照图16～图18，说明TFT基板102的制造方法。

[0160] 首先，如图16(a)所示那样，在由玻璃和塑料等形成的透明基板10上，形成包含栅极配线端部2T、CS配线端部8T、CS干线9等的栅极金属层40。栅极金属层40例如通过对MoNb(厚度30～150nm)/Al(厚度100～400nm)的金属叠层膜进行图案形成而得到。

[0161] 之后，图16(b)所示那样，形成覆盖栅极金属层40的栅极绝缘层20。栅极绝缘层20例如通过层叠SiO2(厚度30～300nm)/SiNx(厚度100～400nm)而得到。此外，在栅极绝缘层20上设置有典型的是具有岛状的平面形状的半导体层16。半导体层16例如由厚度30～150nm的氧化物半导体形成。

[0162] 之后，如图16(c)和(d)所示那样，使用光刻法，在栅极绝缘层20的规定的位置进行形成第一～第三接触孔CH1～CH3和第一孔H1的工序。

[0163] 此时，在栅极绝缘层20上设置抗蚀剂50，但是在该抗蚀剂50的显影工序等中发生ESD，并随之形成能够贯通栅极绝缘层20而到达栅极金属层的针孔PH。该针孔PH在与CS干线9的接近部9T(CS干线接近部9T)对应的位置和与CS配线端部8T对应的位置优先发生。

[0164] 不过，在形成第一接触孔CH1和第一孔H1的过程中，针孔PH与它们合并。另外，因为在栅极绝缘层20的存在针孔PH的位置，蚀刻容易进行，所以还存在在栅极金属层的表面形成微小的凹部的情况。

[0165] 之后，如图17(e)所示那样，进行形成SD层的工序。SD层能够通过将MoNb(例如，厚度100nm)/Al(例如，厚度200nm)/MoNb(例如，厚度100nm)进行层叠，并对其进行图案形成而得到。

[0166] 在SD层包含设置在显示区域Rd的源极配线4、源极电极14、漏极电极15、CS对置电极15’等。此外，在SD层还包含设置在边框区域Rf的栅极引出配线32、CS连接部分38等。另外，在本实施方式的TFT基板102，因为不设置蚀刻阻挡层，所以在半导体层16上通过导电膜的蚀刻进行源极-漏极分断工序。在该结构中，源极电极14和漏极电极15在半导体层16上直接形成。

[0167] 在该工序中，在作为ESD发生位置的CS干线接近部9T(第一孔H1)和CS配线端部8T(第一接触孔CH1)，以与CS干线9和CS配线端部8T相接的方式形成CS连接部分38。其中，它们本来就是以与CS连接部分38连接的方式构成的部分。另一方面，保持栅极引出配线32与CS干线9的绝缘。因此，即使在发生ESD的情况下，也能够使得不发生不期望的短路，不产生不良。

[0168] 之后，如图17(f)、(g)、图18(h)～(j)所示那样，设置覆盖TFT6的钝化层24、平坦化层26、共用电极18、上部绝缘层28和像素电极19等。图17(f)、(g)、图18(h)～(j)所示的工序各自与图12(g)、(h)、图13(i)～(k)所示的工序分别对应，这些工序实质上相同，因此此处省略说明。

[0169] 在如以上那样构成的TFT基板102，在栅极金属层设置有接近部，ESD的发生位置被适当地控制，因此能够防止发生栅极金属层与SD层的不期望的短路。

[0170] (实施方式3)

[0171] 图19和图20(a)～(d)表示实施方式3的半导体装置(TFT基板)103。图19表示TFT基板103的显示区域Rd与边框区域Rf的边界附近的区域的平面结构，图20(a)～(d)分别表示沿图19的A-A’线、B-B’线、C-C’线、D-D’线的截面。另外，对与实施方式1和2的TFT基板100、102相同的构成要素，标注相同的参照附图标记，并省略说明。

[0172] 如图19所示，在TFT基板103，CS干线9的接近部9CT(CS干线接近部9CT)与实施方式1和2的TFT基板100、102不同，不在CS配线8的延长线上、而在与之相比向列方向下侧偏移的位置设置。更具体而言，接近部9CT位于CS配线8的延长线与栅极配线2的延长线之间。

[0173] 此外，在CS干线接近部9CT上的位置，在栅极绝缘层20形成有第一孔H1。在本实施方式中，该第一孔H1仅一部分与CS干线接近部9CT重叠。即，第一孔H1以不仅使CS干线接近部9CT(栅极金属层)而且使玻璃基板10的表面(在设置有基底覆盖层等的情况下为其表面)露出的方式形成(参照图20(d))。

[0174] 此外，在TFT基板103的CS配线端部8T，设置具有向CS干线接近部9CT突出的形状的CS配线8的接近部8CT(CS配线接近部8CT)。CS配线接近部8CT是向与CS配线8的延长线形成规定的锐角的方向突出的部分。CS配线接近部8CT以与上述的CS干线接近部9CT空出规定的间隙的方式配置。

[0175] 此外，在CS配线接近部8CT上的位置，在栅极绝缘层20形成有第二孔H2。在本实施方式中，该第二孔H2仅一部分与CS配线接近部8CT重叠。

[0176] 在该结构中，CS干线接近部9CT和以与之局部重叠的方式配置的第一孔H1不被上层的CS连接部分38覆盖。同样，CS配线接近部8CT和以与之局部重叠的方式配置的第二孔H2也不被上层的CS连接部分38覆盖。

[0177] 因此，即使在第一孔H1和第二孔H2的内部产生ESD导致的针孔，也不会发生SD层(CS连接部分38)与栅极金属层(CS配线端部8T，CS干线9)的短路。进一步，假使CS连接部分38与CS配线接近部8CT经由针孔而短路，也因为它们本来就以连接的方式构成而不会产生不良。

[0178] 进一步，在TFT基板103，在栅极配线端部2T也设置有朝向CS干线9、向斜方向(与栅极配线2的延长线形成规定的角度的方向)突出的接近部2GT。此外，以与该接近部2GT相对的方式在CS干线9设置有栅极配线端部用的接近部9GT。与这些接近部2GT、9GT对应地、在栅极绝缘层20形成有第三孔H3和第四孔H4。

[0179] 在该结构中，栅极配线2的接近部2GT和以与之局部重叠的方式配置的第三孔H3不被上层的栅极引出配线32覆盖。同样，栅极配线端部用的接近部9GT和以与之局部重叠的方式配置的第四孔H4也不被上层的栅极引出配线32覆盖。因此，即使在栅极配线2的接近部2GT和CS干线9的接近部9GT产生针孔也能够防止短路，因此能够防止不良的产生。

[0180] 另外，也可以不设置栅极配线端部的接近部2GT和与之相对的接近部9GT。此外，第三孔H3和第四孔H4也可以不设置。在这样的情况下，也能够在CS配线接近部8CT和与之相对的CS干线接近部9CT优先地发生ESD。

[0181] 以下，参照图21和图22说明TFT基板103的制造方法。

[0182] 首先，如图21(a)和(b)那样，在透明基板10上形成包含栅极电极12、栅极配线端部2T、CS配线端部8T、CS干线9等的栅极金属层，之后，形成栅极绝缘层20，之后，形成典型的是具有岛状的平面形状的半导体层16。这些工序与图16(a)和(b)所示的工序实质上相同。

[0183] 之后，如图21(c)和(d)所示那样，使用光刻法，在栅极绝缘层20的规定的位置进行形成第一～第三接触孔CH1～CH3的工序。

[0184] 此外，在本实施方式中，如图21(c)和(d)的D-D’截面(图中的右端)所示那样，以与CS干线的接近部9CT和CS配线接近部8CT局部重叠的方式，分别形成第一孔H1和第二孔H2。另外，虽然未图示，但是第三孔H3和第四孔H4也在相同工序中形成。

[0185] 此时，在栅极绝缘层20上设置抗蚀剂50，在该抗蚀剂50的显影工序等中发生ESD。此外，由于ESD而形成能够貫通栅极绝缘层20、到达栅极金属层的针孔PH。该针孔PH在CS干线9的接近部9CT和CS配线接近部8CT优先发生。

[0186] 之后，如图22(e)所示那样，进行形成SD层的工序。在该工序中，在与作为ESD发生位置的CS干线接近部9CT(或第一孔H1)和CS配线接近部8CT(或第二孔H2)对应的区域不设置SD层。因此，不会产生由SD层与栅极金属层的短路引起的不良。

[0187] 之后，如图22(f)、(g)、图23(h)～(j)所示那样，设置钝化层24、平坦化层26、共用电极18、上部绝缘层28和像素电极19等。图22(f)、(g)、图23(h)～(j)所示的工序各自与图17(f)、(g)、图18(h)～(j)所示的工序分别对应，这些工序实质上相同，因此此处省略说明。

[0188] 在如以上那样构成的TFT基板103，ESD的发生位置被适当地控制，因此能够防止发生栅极金属层与SD层的不期望的短路。

[0189] (实施方式4)

[0190] 图24和图25(a)～(d)表示实施方式4的半导体装置(TFT基板)104。图24表示TFT基板104的显示区域Rd与边框区域Rf的边界附近的区域的平面结构，图25(a)～(d)分别表示沿图24的A-A’线、B-B’线、C-C’线、D-D’线的截面。另外，对与实施方式1～3的TFT基板100、102、103相同的构成要素，标注相同的参照附图标记，并省略说明。

[0191] 由图24和图25(a)～(d)可知，本实施方式的TFT基板104与TFT基板103(实施方式3)不同之处在于，以整个第一孔H1与CS干线接近部9CT重叠的方式形成，此外在于以整个第二孔H2与CS配线接近部8CT重叠的方式形成。在这样的情况下，如图25(d)所示，在第一孔H1和第二孔H2的整个底面，栅极金属层露出。

[0192] 这样，第一孔H1和第二孔H2既可以以其一部分与栅极金属层(更具体而言为CS干线接近部9CT和CS配线接近部8CT)重叠的方式配置(实施方式3)，也可以以全部与栅极金属层重叠的方式配置(实施方式4)。此外，也可以为仅第一孔H1和第二孔H2中的任一孔与栅极金属层完全重叠的方式。

[0193] 另外，对与栅极配线端部用的接近部9GT对应地设置的第三孔H3和与栅极配线接近部2GT对应地设置的第四孔H4而言也相同，为第三和第四孔H3、H4的一部分或全部与栅极金属层重叠的方式中的任一种均可。无论哪种情况，均能够适当地控制ESD的发生位置，因此能够防止发生栅极金属层与SD层的不期望的短路。

[0194] (实施方式5)

[0195] 图26和图27(a)～(d)表示实施方式5的半导体装置(TFT基板)105。图26表示TFT基板105的显示区域Rd与边框区域Rf的边界附近的区域的平面结构，图27(a)～(d)分别表示沿图25的A-A’线、B-B’线、C-C’线、D-D’线的截面。另外，对与实施方式1～4的TFT基板100、102、103、104相同的构成要素，标注相同的参照附图标记并省略说明。

[0196] 由图26和图27(a)～(d)可知，本实施方式的TFT基板105与TFT基板103(实施方式3)不同之处在于，CS干线接近部9CT和CS配线接近部8CT的前端部尖。通过设置这样的尖的形状的CS干线接近部9CT和CS配线接近部8CT，能够更容易在该位置使ESD发生。

[0197] 在如以上那样构成的TFT基板105中，ESD的发生位置被适当地控制，因此能够防止发生栅极金属层与SD层的不期望的短路。

[0198] 工业上的可利用性

[0199] 本发明的实施方式的半导体装置优选作为显示装置所具备的TFT基板等使用。

[0200] 附图标记的说明

[0201] 2    栅极配线

[0202] 4    源极配线

[0203] 6    TFT

[0204] 8    CS配线

[0205] 8T   CS配线端部

[0206] 9    CS干线

[0207] 9T   CS干线接近部

[0208] 10   透明基板

[0209] 12   栅极电极

[0210] 14   源极电极

[0211] 15   漏极电极

[0212] 16   半导体层

[0213] 18   共用电极

[0214] 19   像素电极

[0215] 20   栅极绝缘层

[0216] 22   蚀刻阻挡层

[0217] 24   钝化层

[0218] 26   平坦化层

[0219] 28   上部绝缘层

[0220] 100  TFT基板

[0221] CH1  第一接触孔

[0222] CH2  第二接触孔

[0223] CH3  第三接触孔

[0224] H1   第一孔

[0225] H2   第二孔

[0226] H3   第三孔

[0227] H4   第四孔