封装基板及其制作方法

摘要

本发明公开了一种封装基板及其制作方法。封装基板包含：第一介电层、第一导线层、第一导电柱层、第二介电层、第二导线层、电性垫层与第三介电层。该第一介电层具有第一表面、相对于该第一表面的第二表面、多个开口及朝向至少其中一个开口的壁面。第一导线层位于第一表面上与壁面上。第一导线层在壁面靠近第二表面的边缘往远离壁面的方向延伸。第一导电柱层位于第一导线层上。第二介电层位于第一表面上、第一导线层上与开口中，且第一导电柱层从第二介电层裸露。第二导线层位于裸露的第一导电柱层上与第二介电层上。电性垫层位于第二导线层上。第三介电层位于第二介电层与第二导线层上。本发明的封装载板基板能有效节省镍层与金层的成本。

权利要求

1.一种封装基板，其特征在于，所述封装基板包含：第一介电层，其具有相对的第一表面与第二表面、贯穿所述第一表面与所述第二表面的多个开口、及朝向至少其中一个开口的壁面；

第一导线层，其位于所述第一表面上与所述壁面上，且所述第一导线层在所述壁面靠近所述第二表面的边缘往远离所述壁面的方向延伸，所述第一导线层包含：第一子部，其位于所述第一表面上；

第二子部，其连接所述第一子部的一端，且位于所述壁面上；以及第三子部，其连接所述第二子部相对所述第一子部的一端，且往远离所述壁面的方向延伸；

第一导电柱层，其位于在所述第一表面的所述第一导线层上；

第二介电层，其位于所述第一表面上、所述第一导线层上与所述开口中，且所述第一导电柱层从所述第二介电层裸露；

第二导线层，其位于裸露的所述第一导电柱层上与所述第二介电层上；

电性垫层，其位于所述第二导线层上；以及

第三介电层，其位于所述第二介电层与所述第二导线层上，且所述电性垫层从所述第三介电层裸露。

2.根据权利要求1所述的封装基板，其特征在于，所述第一介电层的所述第二表面与往远离所述壁面方向延伸的所述第一导线层共平面。

3.根据权利要求1所述的封装基板，其特征在于，所述第一子部在所述第一表面的延伸方向与所述第三子部的延伸方向相反。

4.根据权利要求1所述的封装基板，其特征在于，所述第一导线层呈阶梯状。

5.一种封装基板的制作方法，其特征在于，所述封装基板的制作方法包含：(a)在承载件上形成图案化的第一介电层，使所述第一介电层具有多个开口；

(b)在所述第一介电层背对所述承载件的第一表面上与朝向至少其中一个开口的壁面上，及至少其中一个开口中的该承载件上形成第一导线层；

(c)在所述第一表面的所述第一导线层上形成第一导电柱层；

(d)在所述第一表面上、所述第一导线层上与所述开口中形成第二介电层，其中所述第一导电柱层从所述第二介电层裸露，所述第一介电层具有背对所述第一表面的第二表面；

(e)在裸露的所述第一导电柱层上与所述第二介电层上形成第二导线层；

(f)在所述第二导线层上形成电性垫层；

(g)在所述第二介电层与所述第二导线层上形成第三介电层，其中所述电性垫层从所述第三介电层裸露；以及(h)蚀刻所述承载件，使所述第二表面及在所述壁面靠近所述第二表面的一端的所述第一导线层裸露。

6.根据权利要求5所述的封装基板的制作方法，其特征在于，所述封装基板的制作方法步骤(d)包含：在所述第一表面、所述第一导线层、所述开口与所述第一导电柱层覆盖所述第二介电层；以及研磨所述第二介电层，使所述第一导电柱层裸露。

7.一种封装基板，其特征在于，所述封装基板包含：第一介电层，具有相对的第一表面与第二表面、贯穿所述第一表面与所述第二表面的多个开口、及朝向至少其中一个开口的壁面；

第一导线层，其位于所述第一表面上与所述壁面上，且所述第一导线层在所述壁面靠近所述第二表面的边缘往远离所述壁面的方向延伸，所述第一导线层包含：第一子部，其位于所述第一表面上；

第二子部，其连接所述第一子部的一端，且位于所述壁面上；以及第三子部，其连接所述第二子部相对所述第一子部的一端，且往远离所述壁面的方向延伸；

第一导电柱层，其位于在所述第一表面的所述第一导线层上；

第二介电层，其位于所述第一表面上、所述第一导线层上与所述开口中，且所述第一导电柱层从所述第二介电层裸露；

第二导线层，其位于裸露的所述第一导电柱层上与所述第二介电层上；

第二导电柱层，其位于所述第二导线层上；以及第三介电层，其位于所述第二介电层与所述第二导线层上，且所述第二导电柱层从所述第三介电层裸露。

8.一种封装基板的制作方法，其特征在于，所述封装基板的制作方法包含：(a)在承载件上形成图案化的第一介电层，使所述第一介电层具有多个开口；

(b)在所述第一介电层背对所述承载件的第一表面上与朝向至少其中一个开口的壁面上，及至少其中一个开口中的所述承载件上形成第一导线层；

(c)在所述第一表面的所述第一导线层上形成第一导电柱层；

(d)在所述第一表面上、所述第一导线层上与所述开口中形成第二介电层，其中所述第一导电柱层从所述第二介电层裸露，所述第一介电层具有背对所述第一表面的第二表面；

(e)在裸露的所述第一导电柱层上与所述第二介电层上形成第二导线层；

(f)在所述第二导线层上形成第二导电柱层；

(g)在所述第二介电层与所述第二导线层上形成第三介电层，其中所述第二导电柱层从所述第三介电层裸露；以及(h)蚀刻所述承载件，使所述第二表面及在所述壁面靠近所述第二表面的一端的所述第一导线层裸露。

说明书

封装基板及其制作方法

技术领域

[0001] 本发明涉及一种封装基板与一种封装基板的制作方法。

背景技术

[0002] 封装基板是用来承载集成电路(Integrated Circuit；IC)晶粒，作为载体之用。此外，封装基板具有内部线路与接点，使封装基板相对两侧的接点可分别用来电性连接半导体晶粒与印刷电路板(Printed Circuit Board；PCB)。如此一来，半导体晶粒与电路板便可透过封装基板的内部线路传输信号。随着半导体工艺技术演进，对于半导体晶粒的布线密度、传输速率及信号干扰等需求均大幅提高，使得封装基板已广泛应用于电子产品。举例来说，封装基板可用于智能手机、平板电脑、网络通讯、笔记本电脑等产品。

[0003] 在制作已知的封装基板时，会先在承载件上形成图案化的导电层，使导电层具有裸露承载件的开口。接着，在导电层上形成铜柱层，并以介电层覆盖导电层与开口。如此一来，在去除承载件后，所有的导电层都会裸露，而这些导电层只有一部分会用来电性连接半导体晶粒。当导电层直接与半导体晶粒的接点结合时，会因结合力不佳容易裂开，从而使可靠度降低。为了提升封装基板与半导体晶粒之间的结合力，一般会在导电层镀上镍层与金层，但受限于工艺能力，镍层与金层会形成在所有裸露的导电层上，而无法只形成在对应半导体晶粒接点的导电层上，因此会大幅提高封装基板的成本。

发明内容

[0004] 本发明的目的在于提供一种封装基板及其制作方法，大幅降低封装基板的成本。

[0005] 本发明的一方面为一种封装基板。

[0006] 根据本发明一实施方式，一种封装基板，其包含第一介电层、第一导线层、第一导电柱层、第二介电层、第二导线层、电性垫层与第三介电层。第一介电层具有相对的第一表面与第二表面、贯穿第一表面与第二表面的多个开口、及朝向至少其中一个开口的壁面。第一导线层位于第一表面上与壁面上，且第一导线层在壁面靠近第二表面的边缘往远离壁面的方向延伸。第一导电柱层位于在第一表面的第一导线层上。第二介电层位于第一表面上、第一导线层上与开口中，且第一导电柱层从第二介电层裸露。第二导线层位于裸露的第一导电柱层上与第二介电层上。电性垫层位于第二导线层上。第三介电层位于第二介电层与第二导线层上，且电性垫层从第三介电层裸露。

[0007] 本发明的另一方面为一种封装基板的制作方法。

[0008] 根据本发明一实施方式，一种封装基板的制作方法包含下列步骤。在承载件上形成图案化的第一介电层，使第一介电层具有多个开口。在第一介电层背对承载件的第一表面上与朝向至少其中一个开口的壁面上，及至少其中一个开口中的承载件上形成第一导线层。在第一表面的第一导线层上形成第一导电柱层。在第一表面上、第一导线层上与开口中形成第二介电层，其中第一导电柱层从第二介电层裸露。在裸露的第一导电柱层上与第二介电层上形成第二导线层。在第二导线层上形成电性垫层。在第二介电层与第二导线层上形成第三介电层，其中电性垫层从第三介电层裸露。

[0009] 在本发明上述实施方式中，具有多个开口的第一介电层先形成在承载件上，接着第一导线层才形成在第一介电层的第一表面上与朝向至少其中一个开口的壁面上，及至少其中一个开口中的承载件上。如此一来，当承载件移除后，只会有部分的第一导线层会从第一介电层的第二表面裸露。其中，裸露的第一导线层的位置对应半导体晶粒的接点位置。在后续工艺中，由于只有对应半导体晶粒接点位置的第一导线层从第一介电层的第二表面裸露，因此镍层与金层只会镀在部分的第一导线层上，使本发明的封装基板能有效节省镍层与金层的成本。

[0010] 本发明的一方面为一种封装基板。

[0011] 根据本发明一实施方式，一种封装基板，其包含第一介电层、第一导线层、第一导电柱层、第二介电层、第二导线层、第二导电柱层与第三介电层。第一介电层具有相对的第一表面与第二表面、贯穿第一表面与第二表面的多个开口、及朝向至少其中一个开口的壁面。第一导线层位于第一表面上与壁面上，且第一导线层在壁面靠近第二表面的边缘往远离壁面的方向延伸。第一导电柱层位于在第一表面的第一导线层上。第二介电层位于第一表面上、第一导线层上与开口中，且第一导电柱层从第二介电层裸露。第二导线层位于裸露的第一导电柱层上与第二介电层上。第二导电柱层位于第二导线层上。第三介电层位于第二介电层与第二导线层上，且第二导电柱层从第三介电层裸露。

[0012] 本发明的另一方面为一种封装基板的制作方法。

[0013] 根据本发明一实施方式，一种封装基板的制作方法，其包含下列步骤。在承载件上形成图案化的第一介电层，使第一介电层具有多个开口。在第一介电层背对承载件的第一表面上与朝向至少其中一个开口的壁面上，及至少其中一个开口中的承载件上形成第一导线层。在第一表面的第一导线层上形成第一导电柱层。在第一表面上、第一导线层上与开口中形成第二介电层，其中第一导电柱层从第二介电层裸露。在裸露的第一导电柱层上与第二介电层上形成第二导线层。在第二导线层上形成第二导电柱层。在第二介电层与第二导线层上形成第三介电层，其中第二导电柱层从第三介电层裸露。

[0014] 本发明的有益效果为：有效节省镍层与金层的成本。

附图说明

[0015] 图1是绘示根据本发明一实施方式的封装基板的剖面图；

[0016] 图2是绘示图1的封装基板应用在电子装置中的剖面图；

[0017] 图3是绘示根据本发明一实施方式的封装基板的制作方法的流程图；

[0018] 图4是绘示根据本发明一实施方式的承载件与第一介电层的剖面图；

[0019] 图5是绘示图4的第一介电层上形成第一导线层后的剖面图；

[0020] 图6是绘示图5的第一导线层上形成第一导电柱层后的剖面图；

[0021] 图7是绘示图6的第一介电层与第一导线层上形成第二介电层后的剖面图；

[0022] 图8是绘示图7的第一导电柱层上形成第二导线层后的剖面图；

[0023] 图9是绘示图8的第二导线层上形成电性垫层后的剖面图；

[0024] 图10是绘示图9的第二介电层上形成第三介电层后的剖面图；

[0025] 图11是绘示图10的承载件蚀刻后的剖面图。

具体实施方式

[0026] 以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。

[0027] 图1是绘示根据本发明一实施方式的封装基板100的剖面图。如图所示，封装基板100为无核心基板(Coreless Substrate)，其包含第一介电层110、第一导线层120、第一导电柱层130、第二介电层140、第二导线层150、电性垫层160与第三介电层170。在本文中，电性垫层160可具有如第一导电柱层130的形状与材质，因此电性垫层160也可为第二导电柱层。也就是说，本文所描述的“电性垫层160”均可用“第二导电柱层160”取代。第一介电层
110具有第一表面112、第二表面114、多个开口116与壁面118。第一表面112与第二表面114相对。开口116贯穿第一表面112与第二表面114。壁面118朝向开口116。第一导线层120位于第一介电层110的第一表面112上与至少其中一个开口116的壁面118上。此外，第一导线层
120在壁面118靠近第二表面114的边缘往远离壁面118的方向D延伸，使第一导线层120呈阶梯状。

[0028] 第一导电柱层130位于在第一表面112的第一导线层120上。第二介电层140位于第一介电层110的第一表面112上、第一导线层120上与第一介电层110的开口116中。第一导电柱层130的顶部从第二介电层140裸露，且第二导线层150位于裸露的第一导电柱层130上与第二介电层140上。电性垫层160位于第二导线层150上。第三介电层170位于第二介电层140与第二导线层150上，且电性垫层160的顶部从第三介电层170裸露。

[0029] 通过以上设计，本发明的封装基板100只会有部分的第一导线层120从第一介电层110的第二表面114裸露，而在第二表面114裸露的第一导线层120可用来电性连接半导体晶粒。也就是说，封装基板100只需将与半导体晶粒连接的第一导线层120裸露，可节省电镀镍层与金层在第一导线层120的成本。此外，呈阶梯状的第一导线层120为3D立体连接的走线，对于线路布局上来说有所助益。

[0030] 在本实施方式中，第一介电层110、第二介电层140与第三介电层170的材质可以为环氧树脂(Epoxy)、氧化硅或氧化氮，且第一介电层110、第二介电层140与第三介电层170的材质可以是相同的，但并不用以限制本发明。第一导线层120、第一导电柱层130、第二导线层150与电性垫层160的材质可以为铜或其他可导电的金属，使得第一导线层120、第一导电柱层130、第二导线层150与电性垫层160可因接触而彼此电性连接。

[0031] 此外，第一导电柱层130在第一介电层110的正投影与开口116间隔排列。也就是说，第一导电柱层130的位置不与开口116的位置对齐，使第一导电柱层130的位置不会被开口116的位置局限，可提供线路布局上的弹性。

[0032] 在本实施方式中，第一导线层120包含第一子部122、第二子部124与第三子部126。第一子部122位于第一介电层110的第一表面112上。第二子部124连接第一子部122的一端，且位于壁面118上。第三子部126连接第二子部124相对第一子部122的一端，且第三子部126往远离壁面118的方向D延伸。第一子部122在第一表面112的延伸方向与第三子部126的延伸方向D相反，使第一子部122、第二子部124与第三子部126大致呈Z字型排列。此外，第一子部122可用来电性连接第一导电柱层130，而第三子部126可用来电性连接半导体晶粒。

[0033] 图2是绘示图1的封装基板100应用于电子装置200中的剖面图。电子装置200，其包含封装基板100、半导体晶粒210与电路板230。半导体晶粒210设置在封装基板100上，且封装基板100设置在电路板230上。半导体晶粒210具有接点212。从第一介电层110裸露的第一导线层120的位置对应半导体晶粒210的接点212位置，使第一导线层120电性连接半导体晶粒210的接点212。在本实施方式中，镍层214与金层216可电镀在第一导线层120上，以增加第一导线层120与接点212间的结合力。此外，从第三介电层170裸露的电性垫层160上可形成导电结构162，以电性连接电路板230。导电结构162可例如球栅阵列(Ball Grid Array；BGA)，但并不以此为限。如此一来，封装基板100可作为半导体晶粒210与电路板230之间信号传输的媒介。

[0034] 封装基板100只会有部分的第一导线层120会从第一介电层110的第二表面114裸露。由于只有对应半导体晶粒210的接点212位置的第一导线层120从第一介电层110裸露，因此镍层214与金层216只会形成在部分的第一导线层120上，使本发明的封装基板100能有效节省镍层214与金层216的成本。

[0035] 在本实施方式中，第一介电层110的第二表面114与往远离壁面118方向延伸的第一导线层120共平面，使半导体晶粒210可稳固地位于第一介电层110的第二表面114上。

[0036] 应了解到，已叙述过的元件材料与元件连接关系将不再重复赘述。在以下叙述中，将说明封装基板100的制作方法。

[0037] 图3是绘示根据本发明一实施方式的封装基板的制作方法的流程图。封装基板的制作方法，其包含下列步骤：首先在步骤S1中，在承载件上形成图案化的第一介电层，使第一介电层具有多个开口。接着在步骤S2中，在第一介电层背对承载件的第一表面上与朝向至少其中一个开口的壁面上，及至少其中一个开口中的承载件上形成第一导线层。之后在步骤S3中，在第一表面的第一导线层上形成第一导电柱层。接着在步骤S4中，在第一表面上、第一导线层上与开口中形成第二介电层，其中第一导电柱层从第二介电层裸露。之后在步骤S5中，在裸露的第一导电柱层上与第二介电层上形成第二导线层。接着在步骤S6中，在第二导线层上形成电性垫层。最后在步骤S7中，在第二介电层与第二导线层上形成第三介电层，其中电性垫层从第三介电层裸露。

[0038] 在以下叙述中，将详细说明上述封装基板的制作方法的各步骤。

[0039] 图4是绘示根据本发明一实施方式的承载件180与第一介电层110的剖面图。第一介电层110可形成在承载件180的表面上，并施以图案化工艺，使第一介电层110被图案化而具有多个开口116。其中，图案化工艺可包含曝光、显影、蚀刻等光微影技术(Photolithography)。

[0040] 图5是绘示图4的第一介电层110上形成第一导线层120后的剖面图。同时参阅图4与图5，第一介电层110具有背对承载件180的第一表面112。待图案化的第一介电层110形成在承载件180后，在第一介电层110的第一表面112上与朝向至少其中一个开口116的壁面118上，及至少其中一个开口116中的承载件180上可形成第一导线层120。在本实施方式中，第一导线层120可依序透过化镀(Electroless Plating)、压合干膜光阻、图案化与电镀(Electrolytic Plating)工艺产生，但并不用以限制本发明。举例来说，溅镀或蒸镀工艺也可形成第一导线层120。

[0041] 图6是绘示图5的第一导线层120上形成第一导电柱层130后的剖面图。同时参阅图5与图6，待第一导线层120形成后，第一导电柱层130可形成在第一介电层110的第一表面
112的第一导线层120上。在本实施方式中，第一导电柱层130可依序透过压合干膜光阻、图案化与电镀工艺产生，但并不用以限制本发明。

[0042] 图7是绘示图6的第一介电层110与第一导线层120上形成第二介电层140后的剖面图。待第一导电柱层130形成在第一导线层120上后，可在第一介电层110的第一表面112上、第一导线层120上与第一介电层110的开口116中形成第二介电层140，且第一导电柱层130从第二介电层140裸露。在形成第二介电层140的过程中，可先以第二介电层140覆盖第一介电层110的第一表面112、第一导线层120、第一介电层110的开口116与第一导电柱层130，接着研磨第二介电层140的表面，使第一导电柱层130裸露。在本实施方式中，第二介电层140可利用模具成型(Molding)，但并不以此为限。

[0043] 图8是绘示图7的第一导电柱层130上形成第二导线层150后的剖面图。图9是绘示图8的第二导线层150上形成电性垫层160后的剖面图。同时参阅图8与图9，待第一导电柱层130从第二介电层140裸露后，第二导线层150可形成在裸露的第一导电柱层130上与第二介电层140上。接着，电性垫层160可形成在第二导线层150上。在本实施方式中，第二导线层
150与电性垫层160的形成方式可与第一导电柱层130的形成方式雷同，但并不用以限制本发明。

[0044] 图10是绘示图9的第二介电层140上形成第三介电层170后的剖面图。图11是绘示图10的承载件180蚀刻后的剖面图。同时参阅图10与图11，待电性垫层160形成在第二导线层150上后，第三介电层170可形成在第二介电层140与第二导线层150上，且电性垫层160从第三介电层170的表面裸露。第一介电层110具有背对第一表面112的第二表面114。待第三介电层170形成后，可蚀刻承载件180，使第一介电层110的第二表面114及在壁面118靠近第二表面114的一端的第一导线层120裸露。蚀刻后的承载件180具有镂空区182，可供半导体晶粒接合在第一导线层120上。

[0045] 待蚀刻承载件180而形成镂空区182后，可沿线段L-L切除剩余的承载件180与第一介电层110、第二介电层140与第三介电层170的边缘，便可得到如图1绘示的封装基板100。

[0046] 本发明的封装基板的制作方法是将具有多个开口116的第一介电层110先形成在承载件180上，接着第一导线层120才形成在第一介电层110的第一表面112上与朝向至少其中一个开口116的壁面118上，及至少其中一个开口116中的承载件180上。如此一来，当承载件180移除后，只会有部分的第一导线层120会从第一介电层110的第二表面114裸露。在后续工艺中，由于只有对应半导体晶粒接点位置的第一导线层120从第一介电层110的第二表面114裸露，因此镍层与金层只会镀在部分的第一导线层120上，能有效节省镍层与金层的成本。

[0047] 虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求所界定的范围为准。