在单元之下具有页缓冲器单元的非易失性存储器件

摘要

本发明提供一种非易失性存储器件，其包括：单元阵列；分布式页缓冲器，其包括设置在单元阵列之下的多个页缓冲器单元，多个页缓冲器单元具有一定尺寸；以及分布式页缓冲器控制电路，其包括多个页缓冲器控制电路单元，每个页缓冲器控制电路单元布置在对应的页缓冲器单元的一侧，并且配置成控制对应的页缓冲器单元的操作，多个页缓冲器控制电路单元中的每个页缓冲器控制电路单元具有预定尺寸。通过本发明的方案，在提高非易失性存储器件的集成度和容量的同时解决了在非易失性存储器件中没有充足的面积来布置外围电路这一技术问题。本发明可以在半导体器件中得到应用。

权利要求

1.一种非易失性存储器件，包括：

单元阵列；

分布式页缓冲器，其包括设置在所述单元阵列之下的多个页缓冲器单元，所述多个页缓冲器单元具有一定尺寸；以及分布式页缓冲器控制电路，其包括多个页缓冲器控制电路单元，每个页缓冲器控制电路单元布置在相对应的页缓冲器单元的一侧，并且配置成控制所述对应的页缓冲器单元的操作，所述多个页缓冲器控制电路单元中的每个页缓冲器控制电路单元具有预定尺寸。

2.如权利要求1所述的非易失性存储器件，其中，所述页缓冲器单元采用锯齿图案布置。

3.如权利要求2所述的非易失性存储器件，其中，在页缓冲器单元之中，奇数页缓冲器单元和偶数页缓冲器单元采用锯齿图案布置。

4.如权利要求3所述的非易失性存储器件，其中，所述奇数页缓冲器单元布置在与布置所述偶数页缓冲器单元的行不同的行中。

5.如权利要求1所述的非易失性存储器件，其中，所述页缓冲器单元中的每个包括：偶数页缓冲器区，其与所述单元阵列的偶数位线耦接；

奇数页缓冲器区，其与所述单元阵列的奇数位线耦接；以及接触区，在所述接触区中所述偶数页缓冲器区的互连线和所述奇数页缓冲器区的互连线耦接至位线接触。

6.如权利要求5所述的非易失性存储器件，其中，所述接触区位于所述偶数页缓冲器区与所述奇数页缓冲器区之间。

7.如权利要求6所述的非易失性存储器件，其中，在所述接触区中所述偶数页缓冲器区的互连线和所述奇数页缓冲器区的互连线布置成交替的图案。

8.如权利要求5所述的非易失性存储器件，其中，所述页缓冲器控制电路单元中的每个与所述对应的页缓冲器单元中的所述偶数页缓冲器区、所述奇数页缓冲器区以及所述接触区相邻。

9.如权利要求1所述的非易失性存储器件，还包括位于所述页缓冲器控制电路单元的区域中的功率线，其中，所述功率线彼此平行布置。

10.如权利要求1所述的非易失性存储器件，其中，所述单元阵列具有二维2D结构，在所述二维2D结构中，所述单元阵列中的存储单元水平布置在相同平面上。

11.如权利要求1所述的非易失性存储器件，其中，所述单元阵列具有3D结构，在所述3D结构中，存储单元垂直地层叠。

12.如权利要求11所述的非易失性存储器件，其中，所述单元阵列具有直沟道结构，在所述直沟道结构中，位线和源极线分别布置在垂直层叠的存储单元之上和之下。

13.如权利要求11所述的非易失性存储器件，其中，所述单元阵列具有U形状的沟道结构，在所述U形状的沟道结构中，位线和源极线都布置在垂直层叠的存储单元之上。

14.一种非易失性存储器件，包括：

上层，其包括单元阵列，所述单元阵列包括存储单元；以及下层，其设置在所述上层之下，并且包括用于执行所述存储单元的单元数据的读操作和写操作的电路，其中，所述下层包括：

分布式页缓冲器，其包括采用锯齿图案布置的多个页缓冲器单元，所述多个页缓冲器单元中的每个页缓冲器单元具有一定尺寸；以及分布式页缓冲器控制电路，其包括多个页缓冲器控制电路单元，所述多个页缓冲器控制电路单元中的每个页缓冲器控制电路单元布置在对应的页缓冲器单元的一侧，所述多个页缓冲器控制电路中的每个页缓冲器控制电路具有一定尺寸。

15.如权利要求13所述的非易失性存储器件，其中，在所述页缓冲器单元之中，奇数页缓冲器单元和偶数页缓冲器单元采用锯齿图案布置。

16.如权利要求15所述的非易失性存储器件，其中，所述奇数页缓冲器单元布置在与布置所述偶数页缓冲器单元的行不同的行中。

17.如权利要求13所述的非易失性存储器件，还包括位于所述页缓冲器控制电路单元的区域中的功率线，其中，所述功率线彼此平行布置。

18.如权利要求13所述的非易失性存储器件，其中，所述页缓冲器单元中的每个包括：偶数页缓冲器区，其与所述单元阵列的偶数位线耦接；

奇数页缓冲器区，其与所述单元阵列的奇数位线耦接；以及接触区，在所述接触区中，所述偶数页缓冲器区的互连线和所述奇数页缓冲器区的互连线耦接至位线接触，其中，所述接触区设置在所述偶数页缓冲器区和所述奇数页缓冲器区之间。

19.如权利要求18所述的非易失性存储器件，其中，所述页缓冲器控制电路单元中的每个与所述对应的页缓冲器单元中的所述偶数页缓冲器区、所述奇数页缓冲器区以及所述接触区相邻。

说明书

在单元之下具有页缓冲器单元的非易失性存储器件

[0001] 相关申请的交叉引用

[0002] 本申请要求2014年4月7日提交的申请号为10-2014-0041017的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

[0003] 本公开的实施例涉及一种非易失性存储器件，且更具体而言，涉及一种页缓冲器电路和页缓冲器控制电路以分布式形式设置在单元区之下的非易失性存储器件。

背景技术

[0004] 非易失性存储器件是即使当电源关闭时也能保持储存的数据的存储器件。因此，已经广泛使用例如快闪存储器的各种非易失性存储器件。

[0005] 近来，为了增加典型地具有二维(2D)结构(在其中，存储单元以单层形成在半导体衬底上)的非易失性存储器件的集成度，已经引入了具有3D结构(在其中，存储单元沿着从半导体衬底垂直突出的沟道层形成)的非易失性存储器件。

[0006] 然而，随着非易失性存储器件的集成度不断增加，非易失性存储器件的容量也增加，因而单元区的面积也增加。因此，难以保证外围电路区的充足面积。

发明内容

[0007] 本公开的各种实施例针对一种在非易失性存储器件中占据面积的页缓冲器电路设置在单元区之下的结构。

[0008] 根据实施例的一个方面，提供了一种非易失性存储器件。所述非易失性存储器件可以包括：单元阵列；分布式页缓冲器，其包括设置在单元阵列之下的多个页缓冲器单元，多个页缓冲器单元具有一定尺寸；以及分布式页缓冲器控制电路，其包括多个页缓冲器控制电路单元，每个页缓冲器控制电路单元布置在对应的页缓冲器单元的一侧，并且配置成控制对应的页缓冲器单元的操作，多个页缓冲器控制电路单元中的每个页缓冲器控制电路单元具有预定尺寸。

[0009] 根据实施例的一个方面，提供了一种非易失性存储器件。所述非易失性存储器件可以包括：上层，其包括单元阵列，所述单元阵列包括存储单元；以及下层，其设置在上层之下，并且包括用于执行存储单元中的单元数据的读操作和写操作的电路，其中，所述下层包括：分布式页缓冲器，其包括采用锯齿图案布置的多个页缓冲器单元，多个页缓冲器单元中的每个页缓冲器单元具有一定尺寸；以及分布式页缓冲器控制电路，其包括多个页缓冲器控制电路单元，多个页缓冲器控制电路单元中的每个页缓冲器控制电路单元布置在对应的页缓冲器单元的一侧，多个页缓冲器控制电路中的每个页缓冲器控制电路具有一定尺寸。

[0010] 实施例可以通过将页缓冲器电路设置在单元区之下来提高存储器件的集成度。

[0011] 下面在标题为“具体实施方式”的部分中描述这些和其他特征、方面以及实施例。

附图说明

[0012] 根据结合附图所进行的下面详细描述,将更加清楚地理解本公开的主题的以上和其他方面、特征和其他优点，其中：

[0013] 图1是图示根据本公开一个实施例的非易失性存储器件的立体图；

[0014] 图2是图示根据本公开一个实施例的非易失性存储器件的上层的电路图；

[0015] 图3是图示根据本公开一个实施例的设置在非易失性存储器件的下层中的页缓冲器单元和页缓冲器控制电路单元的视图；以及

[0016] 图4是图示根据本公开一个实施例的页缓冲器单元中的接触区的视图；

具体实施方式

[0017] 在下文中，将参照附图描述本公开的各种实施例。

[0018] 附图可能未必按比例绘制，并且在一些情况下，为了清楚地图示实施例的某些特征，可能对附图中的至少一些结构的比例做夸大处理。在附图或描述中呈现具有多层结构中的两层或更多层的实施例时，这样的层的相对定位关系或者布置这些层的顺序反映了实施例的特定实现方式，并且不同的相对定位关系或布置的层的顺序也是可能的。另外，多层结构的实施例的描述或图示可能未反映在该特定多层结构中存在的所有层(例如，一个或更多个额外的层可能存在于两个所图示的层之间)。作为具体实例，当把所描述或图示的多层结构中的第一层称为在第二层“上”或“之上”、或者在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但是还可以表示在第一层和第二层之间或者第一层与衬底之间存在一个或更多个其他中间层的结构。在本公开中，只要可能,同样的附图标记将用来表示同样的元素。

[0019] 图1是图示根据本公开一个实施例的非易失性存储器件的立体图。非易失性存储器件包括:上层100，其包括单元阵列；以及下层200，其包括页缓冲器和页缓冲器控制电路。也就是说，非易失性存储器件具有外围器件在单元之下的(PUC，Peripheral Under Cell)结构，在PUC结构中，与单元阵列的存储单元中的单元数据的读操作和写操作相关联的部件(电路)位于存储单元之下。

[0020] 特别地，感测单元数据的页缓冲器可以被分成多个页缓冲器单元，并且以分布式形式布置在存储单元之下。在一个实施例中，页缓冲器被分成n个页缓冲器单元PB_1至PB_n，n是正整数，并且页缓冲器单元PB_1至PB_n中的每个具有一定尺寸，例如1KB。也就是说，多个页缓冲器单元PB_1至PB_n形成了分布式页缓冲器。

[0021] 类似地，控制页缓冲器的操作的页缓冲器控制电路可以被分成多个页缓冲器控制电路单元PBCLK_1至PBCLK_n，并且以分布式形式布置在存储单元之下。在一个实施例中，页缓冲器控制电路单元PBCLK_1至PBCLK_n中的每个具有预定尺寸。页缓冲器控制电路单元PBCLK_1至PBCLK_n分别对应于页缓冲器单元PB_1至PB_n。

[0022] 页缓冲器单元PB_1至PB_n以一定间隔分隔开。页缓冲器控制电路单元PBCLK_1至PBCLK_n与页缓冲器单元PB_1至PB_n具有一一对应关系。也就是说，一个页缓冲器单元和一个页缓冲器控制电路单元构成一对。在一个实施例中，页缓冲器控制电路单元PBCLK_1至PBCLK_n中的每个布置在对应的页缓冲器单元PB_1至PB_n的一侧上。在一个实施例中，页缓冲器单元PB_1至PB_n和对应的页缓冲器控制电路单元PBCLK_1至PBCLK_n形成锯齿图案。例如，参见图1，各对页缓冲器单元和页缓冲器控制电路单元以列和行的方式布置。如果一行的第一对中的第一页缓冲器控制电路单元设置在页缓冲器单元的第一侧，则在该行的下一对中，页缓冲器控制电路单元设置在页缓冲器单元的第二侧，相对于各对的取向第二侧与第一侧相对。因而，页缓冲器控制电路单元的位置在列和行中交替以形成锯齿图案。尽管为了图示便利，已经参照列和行描述了锯齿图案，但是本领域技术人员将理解实施例并不限于此。在其他实施例中，当页缓冲器单元的位置在相邻的页缓冲器单元和页缓冲器控制电路单元对之间变化时形成锯齿图案。

[0023] 页缓冲器单元PB_1至PB_n通过位线接触BLC与位线BLe和BLo耦接。在页缓冲器单元PB_1至PB_n的每个中，奇数页缓冲器区PBo与奇数位线BLo耦接，而偶数页缓冲器区PBe与偶数位线BLe耦接。奇数页缓冲器区PBo与偶数页缓冲器区PBe分隔开。例如，奇数页缓冲器区PBo和偶数页缓冲器区PBe分别布置在页缓冲器单元PB_1至PB_n中的每个的上部和下部(或者左部和右部)中。接触区设置在页缓冲器单元PB_1至PB_n中的每个的中心部中，也就是说,设置在页缓冲器单元PB_1至PB_n中每个的奇数页区PBo与偶数页区PBe之间，其中在接触区中奇数页缓冲器区PBo的互连线和偶数页缓冲器区PBe的互连线与位线接触BLC耦接。

[0024] 图2是图示根据本公开一个实施例的非易失性存储器件的上层的电路图。

[0025] 图1示出了仅包括位线BLe和Blo的上层100，但是设置在上层100中的单元阵列可以包括多个存储块，在图2中图示了多个存储块中的每个存储块。每个存储块可以包括：多个存储串STo，多个存储串STo中的每个存储串STo耦接在奇数位线BLe和公共源极线CSL之间；以及多个存储串STe，多个存储串STe中的每个存储串STe耦接在偶数位线BLo和公共源极线CSL之间。也就是说，存储串STe和STo分别与对应的位线BLe和BLo耦接，并且与公共源极线CSL共同耦接。

[0026] 存储串STe和STo中的每个可以包括：具有与公共源极线CSL耦接的源极端子的源极选择晶体管SST、多个存储单元、以及具有与位线BLe和BLo中对应的一个耦接的漏极端子的漏极选择晶体管DST。存储单元串联耦接在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST的栅极与源极选择线SSL耦接，存储单元的栅极与字线WL0至WLn耦接，以及漏极选择晶体管DST的栅极与漏极选择线DSL耦接。

[0027] 可以把包括在存储块中的存储单元分类成物理页单元或逻辑页单元。在一个实施例中，与一个字线(例如，WL0)耦接的存储单元构成一个物理页。在另一实施例中，与一个字线WL0耦接的偶数存储单元构成一个偶数物理页，而与一个字线WL0耦接的奇数存储单元构成一个奇数物理页。这样的页(或者偶数页和奇数页)成为执行编程操作或读操作的基本单元。图2中的存储单元阵列可以采用2D结构(其中，存储单元水平布置在相同平面(或层)上)来实现，或者采用3D结构(其中，存储单元垂直地层叠)来实现。

[0028] 在一个实施例中，当存储单元阵列具有3D结构时，存储单元阵列可以采用直沟道结构来形成。在另一实施例中，当存储单元阵列具有3D结构时，存储单元阵列可以采用U形状的沟道结构来形成。在直沟道结构中，位线和源极线分别设置在层叠的存储单元之上和之下。在U形状的沟道结构中，位线和源极线都设置在层叠的存储单元之上。然而，实施例并不限于此。也就是说，存储单元阵列可以具有任何结构。

[0029] 图3是图示根据本公开一个实施例的设置在非易失性存储器件的下层中的页缓冲器单元和页缓冲器控制电路单元的视图，以及图4是图示根据本公开一个实施例的页缓冲器单元中的接触区的视图。

[0030] 页缓冲器单元PB_1至PB_n中的每个可以包括：与奇数位线BLo耦接的奇数页缓冲器区PBo；与偶数位线BLe耦接的偶数页缓冲器区PBe；以及接触区，在其中奇数页缓冲器区PBo的互连线和偶数页缓冲器区PBe的互连线与位线接触BLC耦接。

[0031] 奇数页区PBo和偶数页区PBe相对于接触区对称。也就是说，接触区设置在奇数页区PBo和偶数页区PBe之间。换言之，奇数页区PBo和偶数页区PBe设置在接触区的两侧上。相对于该图的取向，奇数页区PBo和偶数页区PBe分别设置在接触区之上和之下。

[0032] 在一个实施例中，不是所有的页缓冲器单元PB_1至PB_n都布置在相同行或列中。在一个实施例中，奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-1与偶数页缓冲器单元PB_2、PB_4、…、以及PB_n分隔开。也就是说，奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-1布置在与布置偶数页缓冲器单元PB_2、PB_4、…、以及PB_n不同的行或列中。例如，相对于该图的取向，奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-1布置在上行中，并且页缓冲器控制电路单元PBCLK_1、PBCLK_3、…、以及PBCLK_n-1中的每个设置在奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-1中对应的一个的一侧，以形成一对。偶数页缓冲器单元PB_2、PB_4、…、以及PB_n布置在下行中，并且页缓冲器控制电路单元PBCLK_2至PBCLK_4、…、以及PBCLK_n中的每个设置在偶数页缓冲器单元PB_2、PB_4、…、以及PB_n中对应的一个的一侧，以形成一对。奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-1的布置和偶数页缓冲器单元PB_2、PB_4、…、以及PB_n的布置以一定间隔分隔开。特别地，在相应行中相邻的奇数页缓冲器单元和偶数页缓冲器单元PB_1和PB_2、PB_3和PB_4、…、以及PB_n-1和PB_n中的每个以锯齿图案布置。传送控制信号的互连线可以设置在奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-1的布置和偶数页缓冲器单元PB_2、PB_4、…、以及PB_n的布置之间的区域中。

[0033] 如图4中所示，奇数页缓冲器区PBo的与位线接触BLC耦接的互连线以及偶数页区PBe的与位线接触BLC耦接的互连线以交替图案方式布置在页缓冲器单元PB_1至PB_n中的每个的接触区中。也就是说，在一个实施例中，奇数页缓冲器区的互连线的位置与偶数页缓冲器区的互连线的位置交替，使得在接触区中奇数页缓冲器区中的互连线与偶数页缓冲器区的互连线不直接对准。

[0034] 页缓冲器控制电路单元PBCLK_1至PBCLK_n控制对应的页缓冲器单元PB_1至PB_n的操作。每个页缓冲器控制电路单元PBCLK_1至PBCLK_n位于页缓冲器单元PB_1至PB_n中对应的一个的一侧上，使得具有与页缓冲器单元PB_1至PB_n的一一对应关系。也就是说，页缓冲器单元PB_1至PB_n中的每个和页缓冲器控制电路单元PBCLK_1至PBCLK_n中对应的一个布置成彼此相邻，并且构成一对。在一个实施例中，页缓冲器控制电路单元PBCLK_1至PBCLK_n中的每个因而与页缓冲器单元PB_1至PB_n中的每个的奇数页区PBo、接触区、以及偶数页区PBe全部相邻。

[0035] 供应功率的功率线设置在页缓冲器控制电路单元PBCLK_1至PBCLK_n中的每个的区域中，并且设置在页缓冲器控制电路单元PBCLK_1至PBCLK_n的区域中的功率线布置成彼此平行。

[0036] 页缓冲器单元PB_1至PB_n和页缓冲器控制电路单元PBCLK_1至PBCLK_n的功能与现有的页缓冲器和页缓冲器控制电路的功能基本相同，因而省略了其详细描述。

[0037] 本公开的以上实施例是说明性的，并非限制性的。本公开的各种候选体和等价体是可能的。本发明不受本文所描述的实施例的限制。本发明也不限于任何具体类型的半导体器件。鉴于本公开，其他添加、删减或修改是显而易见的，并且意图落入所附权利要求的范围内。

[0038] 附图中每个元件的附图标记

[0039] 100：上层

[0040] 200：下层

[0041] BLe：偶数位线

[0042] BLo：奇数位线

[0043] PB_1至PB_n：页缓冲器单元

[0044] PBCLK_1至PBCLK_n：页缓冲器控制电路单元

[0045] STe、STo：存储串

[0046] CSL：公共源极线

[0047] DST：漏极选择晶体管

[0048] SST：源极选择晶体管

[0049] WL0至WLn：字线

[0050] 通过本发明的实施例可以看出，本发明提供了下面技术方案:

[0051] 技术方案1.一种非易失性存储器件，包括：

[0052] 单元阵列；

[0053] 分布式页缓冲器，其包括设置在所述单元阵列之下的多个页缓冲器单元，所述多个页缓冲器单元具有一定尺寸；以及

[0054] 分布式页缓冲器控制电路，其包括多个页缓冲器控制电路单元，每个页缓冲器控制电路单元布置在相对应的页缓冲器单元的一侧，并且配置成控制所述对应的页缓冲器单元的操作，所述多个页缓冲器控制电路单元中的每个页缓冲器控制电路单元具有预定尺寸。

[0055] 技术方案2.如技术方案1所述的非易失性存储器件，其中，所述页缓冲器单元采用锯齿图案布置。

[0056] 技术方案3.如技术方案2所述的非易失性存储器件，其中，在页缓冲器单元之中，奇数页缓冲器单元和偶数页缓冲器单元采用锯齿图案布置。

[0057] 技术方案4.如技术方案3所述的非易失性存储器件，其中，所述奇数页缓冲器单元布置在与布置所述偶数页缓冲器单元的行不同的行中。

[0058] 技术方案5.如技术方案1所述的非易失性存储器件，其中，所述页缓冲器单元中的每个包括：

[0059] 偶数页缓冲器区，其与所述单元阵列的偶数位线耦接；

[0060] 奇数页缓冲器区，其与所述单元阵列的奇数位线耦接；以及

[0061] 接触区，在所述接触区中所述偶数页缓冲器区的互连线和所述奇数页缓冲器区的互连线耦接至位线接触。

[0062] 技术方案6.如技术方案5所述的非易失性存储器件，其中，所述接触区位于所述偶数页缓冲器区与所述奇数页缓冲器区之间。

[0063] 技术方案7.如技术方案6所述的非易失性存储器件，其中，在所述接触区中所述偶数页缓冲器区的互连线和所述奇数页缓冲器区的互连线布置成交替的图案。

[0064] 技术方案8.如技术方案5所述的非易失性存储器件，其中，所述页缓冲器控制电路单元中的每个与所述对应的页缓冲器单元中的所述偶数页缓冲器区、所述奇数页缓冲器区以及所述接触区相邻。

[0065] 技术方案9.如技术方案1所述的非易失性存储器件，还包括位于所述页缓冲器控制电路单元的区域中的功率线，

[0066] 其中，所述功率线彼此平行布置。

[0067] 技术方案10.如技术方案1所述的非易失性存储器件，其中，所述单元阵列具有二维2D结构，在所述二维2D结构中，所述单元阵列中的存储单元水平布置在相同平面上。

[0068] 技术方案11.如技术方案1所述的非易失性存储器件，其中，所述单元阵列具有3D结构，在所述3D结构中，存储单元垂直地层叠。

[0069] 技术方案12.如技术方案11所述的非易失性存储器件，其中，所述单元阵列具有直沟道结构，在所述直沟道结构中，位线和源极线分别布置在垂直层叠的存储单元之上和之下。

[0070] 技术方案13.如技术方案11所述的非易失性存储器件，其中，所述单元阵列具有U形状的沟道结构，在所述U形状的沟道结构中，位线和源极线都布置在垂直层叠的存储单元之上。

[0071] 技术方案14.一种非易失性存储器件，包括：

[0072] 上层，其包括单元阵列，所述单元阵列包括存储单元；以及

[0073] 下层，其设置在所述上层之下，并且包括用于执行所述存储单元的单元数据的读操作和写操作的电路，

[0074] 其中，所述下层包括：

[0075] 分布式页缓冲器，其包括采用锯齿图案布置的多个页缓冲器单元，所述多个页缓冲器单元中的每个页缓冲器单元具有一定尺寸；以及

[0076] 分布式页缓冲器控制电路，其包括多个页缓冲器控制电路单元，所述多个页缓冲器控制电路单元中的每个页缓冲器控制电路单元布置在对应的页缓冲器单元的一侧，所述多个页缓冲器控制电路中的每个页缓冲器控制电路具有一定尺寸。

[0077] 技术方案15.如技术方案13所述的非易失性存储器件，其中，在所述页缓冲器单元之中，奇数页缓冲器单元和偶数页缓冲器单元采用锯齿图案布置。

[0078] 技术方案16.如技术方案15所述的非易失性存储器件，其中，所述奇数页缓冲器单元布置在与布置所述偶数页缓冲器单元的行不同的行中。

[0079] 技术方案17.如技术方案13所述的非易失性存储器件，还包括位于所述页缓冲器控制电路单元的区域中的功率线，

[0080] 其中，所述功率线彼此平行布置。

[0081] 技术方案18.如技术方案13所述的非易失性存储器件，其中，所述页缓冲器单元中的每个包括：

[0082] 偶数页缓冲器区，其与所述单元阵列的偶数位线耦接；

[0083] 奇数页缓冲器区，其与所述单元阵列的奇数位线耦接；以及

[0084] 接触区，在所述接触区中，所述偶数页缓冲器区的互连线和所述奇数页缓冲器区的互连线耦接至位线接触，

[0085] 其中，所述接触区设置在所述偶数页缓冲器区和所述奇数页缓冲器区之间。

[0086] 技术方案19.如技术方案18所述的非易失性存储器件，其中，所述页缓冲器控制电路单元中的每个与所述对应的页缓冲器单元中的所述偶数页缓冲器区、所述奇数页缓冲器区以及所述接触区相邻。