资料存储型闪存中优化读数据电路

摘要

本发明提出了一种资料存储型闪存中优化读数据电路，包括电压调节模块、锁存器模块、控制信号模块、第一晶体管和第二晶体管；电压调节模块输入端与数据缓存器输出端相连；电压调节模块控制端与电压调节电路输出端相连；锁存器模块输入端分别与第一晶体管、第二晶体管相连；控制信号模块输入端分别与锁存器模块输出端相连，控制信号模块输出端与数据通路相连；第一晶体管漏极与数据缓存器第一输出端相连，第二晶体管源极与数据缓存器第二输出端相连，第一晶体管与第二晶体管栅极相连并与外部控制电路第一输出端相连。本发明通过对外部数据缓存器与锁存器模块之间加入两个晶体管，消除了多个数据缓存器带来的寄生电容对锁存器正常工作的影响。

权利要求

1.一种资料存储型闪存中优化读数据电路，其特征在于，包括：电压调节模块、锁存器模块、控制信号模块、以及第一晶体管和第二晶体管；

其中，所述电压调节模块的第一输入端、第二输入端分别与资料存储型闪存的数据缓存器的第一输出端第二输出端相连；所述电压调节模块的第一控制端、第二控制端分别与资料存储型闪存的电压调节电路的第一输出端、第二输出端相连；

所述锁存器模块的第一输入端、第二输入端分别与所述第一晶体管的源极、第二晶体管的漏极相连；

所述控制信号模块的第一输入端、第二输入端分别与所述锁存器模块的输出端相连，所述控制信号模块的第一输出端、第二输出端相连并与数据通路相连；

所述第一晶体管的漏极与所述数据缓存器的第一输出端相连，所述第二晶体管的源极与所述数据缓存器的第二输出端相连，所述第一晶体管的栅极与第二晶体管的栅极相连并与外部控制电路的第一输出端相连。

2.根据权利要求1所述的资料存储型闪存中优化读数据电路，其特征在于，所述电压调节模块包括第三晶体管以及第四晶体管；

其中，所述第三晶体管的漏极与所述数据缓存器的第一输出端相连、第四晶体管的源极与所述数据缓存器的第二输出端相连，所述第三晶体管的栅极与所述电压调节电路的第一输出端相连，第四晶体管的栅极与所述电压调节电路的第二输出端相连，所述第三晶体管的源极、第四晶体管的漏极相连并接入电源。

3.根据权利要求1所述的资料存储型闪存中优化读数据电路，其特征在于，所述锁存器模块包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管；

其中，所述第五晶体管的漏极与第六晶体管的栅极、第七晶体管的源极、第八晶体管的栅极相连，并与所述第一晶体管的源极相连；所述第五晶体管的栅极与第六晶体管的源极、第七晶体管的栅极、第八晶体管的漏极相连并与所述第二晶体管的漏极相连，所述第五晶体管的源极与第六晶体管的漏极相连并接入电源；

所述第二晶体管的漏极与所述控制信号模块的第一输入端、第二输入端相连；

所述第七晶体管的漏极与第八晶体管的源极、第九晶体管的漏极相连；所述第九晶体管的源极接地，栅极与所述外部控制电路的第一输出端相连。

4.根据权利要求1所述的资料存储型闪存中优化读数据电路，其特征在于，所述控制信号模块包括第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；

其中，所述第十晶体管的漏极接入电源，栅极与所述外部控制电路第二输出端相连，源极与第十一晶体管漏极相连；

第十一晶体管的栅极与所述锁存器模块输出端相连，源极与所述数据通路相连；

第十二晶体管的源极接地，栅极与所述外部控制电路第一输出端相连，漏极与所述第十三晶体管源极相连；

第十三晶体管的栅极与所述锁存器模块输出端相连，漏极与所述数据通路相连。

5.根据权利要求1所述的资料存储型闪存中优化读数据电路，其特征在于，还包括有辅助模块，所述辅助模块包括第十四晶体管和第十五晶体管；

其中，所述第十四晶体管的漏极与第十五晶体管的漏极分别与所述数据缓存器的第一输出端、第二输出端相连；第十四晶体管的栅极和第十五晶体管的栅极与外部写电路相连；

第十四晶体管的源极和第十五晶体管的源极相连并接地。

说明书

资料存储型闪存中优化读数据电路

技术领域

[0001] 本发明涉及存储器读写操作的技术领域，特别是涉及一种资料存储型闪存中优化读数据电路。

背景技术

[0002] 随着电子产品的不断发展，芯片技术也在发生着巨大的变化。资料存储型闪存作为闪存的一种，由于其内部非线性宏单元模式为固态大容量内存的实现提供了廉价有效的解决方案。资料存储型闪存存储器具有容量较大，改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用，如嵌入式产品中包括数码相机、MP3随身听记忆卡、体积小巧的U盘等。

[0003] 但资料存储型闪存在其应用领域也存在一定的不足。在资料存储型闪存中，由于存储容量的增加导致了某些节点的寄生电容很大，容易导致芯片内部锁存器翻转出现困难，进而造成错误数据的读出，影响资料存储型闪存正常的使用。

发明内容

[0004] 针对以上不足，本发明提出了一种资料存储型闪存中优化读数据电路。通过对现有读数据电路进行优化，减少寄生电容对锁存器翻转的影响，降低了资料存储型闪存数据错误读出的风险。

[0005] 为了实现以上技术方案，本发明提出了，包括：电压调节模块、锁存器模块、控制信号模块、以及第一晶体管和第二晶体管；

[0006] 其中，所述电压调节模块的第一输入端、第二输入端分别与资料存储型闪存的数据缓存器的第一输出端第二输出端相连；所述电压调节模块的第一控制端、第二控制端分别与资料存储型闪存的电压调节电路的第一输出端、第二输出端相连；

[0007] 所述锁存器模块的第一输入端、第二输入端分别与所述第一晶体管的源极、第二晶体管的漏极相连；

[0008] 所述控制信号模块的第一输入端、第二输入端分别与所述锁存器模块的输出端相连，所述控制信号模块的第一输出端、第二输出端相连并与数据通路相连；

[0009] 所述第一晶体管的漏极与所述数据缓存器的第一输出端相连，所述第二晶体管的源极与所述数据缓存器的第二输出端相连，所述第一晶体管的栅极与第二晶体管的栅极相连并与外部控制电路的第一输出端相连。

[0010] 进一步的，所述电压调节模块包括第三晶体管以及第四晶体管；

[0011] 其中，所述第三晶体管的漏极与所述数据缓存器的第一输出端相连、第四晶体管的源极与所述数据缓存器的第二输出端相连，所述第三晶体管的栅极与所述电压调节电路的第一输出端相连，第四晶体管的栅极与所述电压调节电路的第二输出端相连，所述第三晶体管的源极、第四晶体管的漏极相连并接入电源。

[0012] 进一步的，所述锁存器模块包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管；

[0013] 其中，所述第五晶体管的漏极与第六晶体管的栅极、第七晶体管的源极、第八晶体管的栅极相连，并与所述第一晶体管的源极相连；所述第五晶体管的栅极与第六晶体管的源极、第七晶体管的栅极、第八晶体管的漏极相连并与所述第二晶体管的漏极相连，所述第五晶体管的源极与第六晶体管的漏极相连并接入电源；

[0014] 所述第二晶体管的漏极与所述控制信号模块的第一输入端、第二输入端相连；

[0015] 所述第七晶体管的漏极与第八晶体管的源极、第九晶体管的漏极相连；所述第九晶体管的源极接地，栅极与所述外部控制电路的第一输出端相连。

[0016] 进一步的，所述控制信号模块包括第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；

[0017] 其中，所述第十晶体管的漏极接入电源，栅极与所述外部控制电路第二输出端相连，源极与第十一晶体管漏极相连；

[0018] 第十一晶体管的栅极与所述锁存器模块输出端相连，源极与所述数据通路相连；

[0019] 第十二晶体管的源极接地，栅极与所述外部控制电路第一输出端相连，漏极与所述第十三晶体管源极相连；

[0020] 第十三晶体管的栅极与所述锁存器模块输出端相连，漏极与所述数据通路相连。

[0021] 进一步的，还包括有辅助模块，所述辅助模块包括第十四晶体管和第十五晶体管；

[0022] 其中，所述第十四晶体管的漏极与第十五晶体管的漏极分别与所述数据缓存器的第一输出端、第二输出端相连；第十四晶体管的栅极和第十五晶体管的栅极与外部写电路相连；第十四晶体管的源极和第十五晶体管的源极相连并接地。

[0023] 本发明通过对外部数据缓存器与锁存器模块之间加入两个晶体管。在数据读取阶段，利用两个晶体管，进而能够使外部数据缓存器与锁存器模块之间断开，从而避免了多个数据缓存器工作生成的寄生电容对锁存器造成的翻转困难，保证了数据读取的准确性。

附图说明

[0024] 图1是本发明实施例提供的一种资料存储型闪存中优化读数据电路的结构示意图。

[0025] 图2是本发明实施例提供的一种资料存储型闪存中优化读数据电路示意图。

具体实施方式

[0026] 下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。

[0027] 图1是本发明实施例提供的一种资料存储型闪存中优化读数据电路的结构示意图。

[0028] 如图1所示，一种资料存储型闪存(以下称为芯片)中优化读数据电路，包括，电压调节模块110、锁存器模块120、控制信号模块130、辅助模块140以及第一晶体管150和第二晶体管160；此外，还包括有数据缓存器170、电压调节电路180、外部控制电路190和写入电路200。

[0029] 其中，所述电压调节模块110第一输入端与芯片的数据缓存器170的第一输出端相连，第二输入端与数据缓存器170的第二输出端相连；电压调节模块110第一控制端与芯片的电压调节电路180第一输出端相连，第二控制端与电压调节电路180第二输出端相连。

[0030] 锁存器模块120的第一输入端、第二输入端分别与第一晶体管150源极、第二晶体管160漏极相连；

[0031] 控制信号模块130的第一输入端、第二输入端分别与锁存器模块120的输出端相连，控制信号模块130的第一输出端、第二输出端相连并与数据通路100；

[0032] 第一晶体管150漏极与数据缓存器170的第一输出端相连，第二晶体管160源极与数据缓存器170的第二输出端相连，第一晶体管150栅极与第二晶体管160的栅极相连并与外部控制电路190的第一输出端相连。

[0033] 数据缓存器170用于暂存芯片中的数据并通过优化读数据电路进行读出。以本发明为例，本芯片中含有16个数据缓存器170，这些缓存器会通过bl、bl_b两组导线与芯片其他组件相连，并且bl、bl_b两组导线输出信号bl、bl_b可近似为大小相等，方向相反的电压信号，因此在bl、bl_b两组导线间会形成电容值很大的寄生电容。

[0034] 图2是本发明实施例提供的一种芯片中优化读数据电路示意图。

[0035] 如图2所示，电压调节模块110包括，第三晶体管111以及第四晶体管112；

[0036] 其中，第三晶体管111漏极与芯片的数据缓存器170的第一输出端相连、第四晶体管112源极与数据缓存器170的第二输出端相连，第三晶体管111栅极与电压调节电路180的第一输出端相连，第四晶体管112栅极与电压调节电路180的第二输出端相连，第三晶体管111、第四晶体管112漏极相连并接入电源VDD。

[0037] 输出信号bl、bl_b分别加在第三晶体管111漏极与第四晶体管112源极之间，并根据电压调节电路180第一输出端SET0_B、第二输出端SET1_B控制第三晶体管111与第四晶体管112的栅极，进而控制第三晶体管111与第四晶体管112的导通与断开。

[0038] 当初始状态，电压调节电路180控制第三晶体管111与第四晶体管112处于断开状态，因此，数据缓存器170通过两组导线将输出信号bl、bl_b传送至锁存器模块120以及辅助模块140；当数据读取完毕之后，电压调节电路180控制第三晶体管111与第四晶体管112处于闭合状态，进而电源会将输出信号bl、bl_b均拉高为高电平VDD。

[0039] 锁存器模块120的第一输入端、第二输入端分别与第一晶体管150源极、第二晶体管160漏极相连；

[0040] 其中，锁存器模块120包括，第五晶体管121、第六晶体管122、第七晶体管123、第八晶体管124和第九晶体管125；

[0041] 其中，第五晶体管121漏极与第六晶体管122栅极、第七晶体管123源极、第八晶体管124栅极相连，并与第一晶体管150源极相连；第五晶体管121栅极与第六晶体管122源极、第七晶体管123栅极、第八晶体管124漏极相连并与第二晶体管漏极相连，第五晶体管源极与第六晶体管漏极相连并接入电源；

[0042] 第二晶体管漏极与控制信号模块130的第一、第二输入端相连；

[0043] 第七晶体管123漏极与第八晶体管124源极、第九晶体管125漏极相连；第九晶体管125源极接地，栅极与外部控制电路190的第一输出端相连。

[0044] 其中，第五晶体管121与第七晶体管123组成第一组反相器，第六晶体管122与第八组成第二组反相器。第一组反向器与第二组反相器输入与输出相互连接，进而形成一个锁存器。当第一组反相器输入端输入为高电平1时，输出为0；进而0作为输入第二组反向器，进而第二组反相器输出为高电平1，因此，第五晶体管121、第六晶体管122、第七晶体管123和第八晶体管124组成一个锁存器。

[0045] 值得注意的是，所谓锁存器就是将信号进行暂存以维持某种电平状态。

[0046] 初始状态下，外部控制电路190第一输出端输出信号RDSA信号为低电平[0047] 数据缓存器170通过bl、bl_b将数据经第一晶体管150、第二晶体管160加至锁存器模块120中第一组反相器和第二组反相器的输入端。

[0048] 当数据缓存器170需要向数据通路100读出数据时，外部控制电路190第一输出端输出信号RDSA信号翻转为高电平，此时，第一晶体管150、第二晶体管160断开，第九晶体管125导通，进而锁存器模块120将数据输出至控制模块130。

[0049] 控制信号模块130的第一输入端、第二输入端分别与锁存器模块120的输出端相连，控制信号模块130的第一输出端、第二输出端相连并与数据通路100相连。

[0050] 其中，控制信号模块130包括第十晶体管131、第十一晶体管132、第十二晶体管133和第十三晶体管134；

[0051] 其中，第十晶体管131漏极接入电源，栅极与外部控制电路190第二输出端相连，源极与第十一晶体管132漏极相连；

[0052] 第十一晶体管132栅极与锁存器模块120输出端相连，源极与数据通路100相连，接收信号RDSA_B；

[0053] 第十二晶体管133源极接地，栅极与外部控制电路190第一输出端相连，漏极与所述第十三晶体管源极相连；

[0054] 第十三晶体管134栅极与锁存器模块120输出端相连，漏极与数据通路100相连。

[0055] 值得注意的是第十晶体管131、第十一晶体管132为P型MOS管，第十二晶体管133、第十三晶体管134为N型MOS管。外部控制电路190第一输出端输出信号RDSA信号为高电平，第二输出端输出信号RDSA_B为低电平。此时，第十晶体管131、第十二晶体管133均处于导通状态。锁存器模块120的输出信号分别加载到第十一晶体管132、第十三晶体管134的漏极，根据输出信号值不同选择第十一晶体管132、第十三晶体管134之一导通并输出至芯片读数据接收端。

[0056] 辅助模块140的第一输入端与数据缓存器170的第一输出端相连，第二输入端与数据缓存器170的第二输出端相连辅助模块140控制端与外部写入电路200相连。

[0057] 其中，所述辅助模块包括第十四晶体管141和第十五晶体管142；

[0058] 第十四晶体管141和第十五晶体142管漏极分别与数据缓存器170的第一输出端、第二输出端相连；第十四晶体管141和第十五晶体管142栅极与外部写入电路200相连；第十四晶体管141和第十五晶体管142源极相连并接地。

[0059] 外部写入电路200用于向芯片内部写入数据时的控制输出，对于本发明而言没有实际作用，因此可将第十四晶体管141和第十五晶体142理解为断路。

[0060] 实施例二

[0061] 本发明实施例提供的一种资料存储型闪存中优化读数据电路工作过程如下：

[0062] 1、数据缓存器170向芯片优化读数据电路发送电压值分别bl和bl_b的电信号。其中，bl和bl_b为电压值相等但正负相异的电信号，分别加载到电压调节模块110第一输入端、第二输入端；第一晶体管150漏极、第二晶体160管源极；辅助模块140中第十四晶体管漏极、第十五晶体管漏极。值得注意的是，当bl和bl_b从数据锁存器PDL输出至上述模块时，由于数据锁存器自身的原因会造成bl和bl_b之一的电压值略有下降。

[0063] 2、当bl和bl_b加载到第一晶体管150漏极、第二晶体160管源极。由于第一晶体管150、第二晶体160管均为P型MOS管，初始状态下外部控制电路190第一输出端输出信号RDSA信号为低电平使第一晶体管150、第二晶体160均处于导通状态，因此bl和bl_b会加载到锁存器模块120第一输入端、第二输入端，对数据进行锁存进而为数据的读取做准备。锁存的过程实施例一中已经描述，这里不再重复。

[0064] 3、当需要通过锁存器对中bl和bl_b数据进行读取时，由于bl和bl_b同时连接多个数据缓存器，进而bl和bl_b之间会产生较大寄生电容，因此需要通过外部控制电路190第一输出端输出信号RDSA信号翻转为高电平，断开第一晶体管150和第二晶体160管，以消除寄生电容对锁存器模块120造成的翻转困难。

[0065] 锁存器模块120会选择bl和bl_b信号中的一个导通，并拉低另外一个信号，进而加载到输出端。这里假设bl为正电压信号，bl_b为负电压信号，且导通bl，并将bl_b拉低至0，将bl输出至控制信号模块130的输入端。

[0066] 控制信号模块130中第十晶体管131、第十一晶体管132为P型MOS管，第十二晶体管133、第十三晶体管134为N型MOS管，当RDSA信号处于高电平，外部控制电路190第二输出端输出信号RDSA_B为低电平，分别使第十晶体管131、第十二晶体管133处于导通状态，而bl输出为正电压信号为高电平，因此会使第十三晶体管134处于导通状态，第十一晶体管处于不导通状态。控制信号模块130会通过十二晶体管133、第十三晶体管134输出至数据通路100。

[0067] 反之，若锁存器模块120选择导通bl_b信号，则会通过第十晶体管131、第十一晶体管132输出至数据通路100。

[0068] 4、当数据读取完毕之后，由于第三晶体管111、第四晶体管112均为P型MOS管，电压调节电路180会将第一输出端的信号SET0_B和第二输出端的信号SET0_B分别拉低至低电平，使得第三晶体管111、第四晶体管112处于导通状态，则第三晶体管111源极与第四晶体管112漏极所连接的电源VDD会将高电平加载到bl和bl_b完成数据的读取。

[0069] 值得一提的是，辅助模块140中，第十四晶体管141与第十五晶体管142分别接到写入电路200的控制输出端，为写电路调节所使用，与本发明无直接联系，可认为断路。

[0070] 本发明通过在数据缓存器输出信号bl和bl_b输出端与锁存器模块输入端之间分别加入一个晶体管，进而通过外部控制电路控制晶体管的断开与闭合，消除了在bl和bl_b与多个数据缓存器相连造成的寄生电容对锁存器模块的影响。

[0071] 值得注意的是，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的构思和原则的前提下所做的等同变化、修改与结合，均应属于本发明的保护范围。