移位寄存电路及其驱动方法、栅极驱动电路及显示装置

摘要

本发明提供了一种移位寄存电路及其驱动方法、栅极驱动电路及显示装置，其中的移位寄存电路包括：输入模块，用于在输入端所接信号的控制下上拉第一节点处的电位，并同时释放第二节点处的噪声电压；输出模块，用于在第一节点为高电平时上拉输出端处的电位；上拉模块，用于在时钟信号的控制下周期性地利用来自高电平偏置电压线的电流上拉第二节点处的电位；复位模块，用于在复位端所接信号的控制下下拉第一节点处的电位，并同时释放第二节点处的噪声电压；下拉模块，用于在第一节点处电位被下拉前持续下拉第二节点处的电位，并在第二节点处为高电平时下拉第一节点及输出端处的电位。本发明可以抑制电路中的噪声电压、减小电路功耗。

权利要求

1.一种移位寄存电路，其特征在于，包括输入端、复位端和输出端，还包括：与第一节点、第二节点及所述输入端相连的输入模块，用于在输入端所接信号的控制下上拉所述第一节点处的电位，并同时释放所述第二节点处的噪声电压；

与所述第一节点及所述输出端相连的输出模块，用于在所述第一节点为高电平时上拉所述输出端处的电位；

与所述第二节点相连的上拉模块，用于在时钟信号的控制下周期性地利用来自高电平偏置电压线的电流上拉所述第二节点处的电位；

与所述第一节点、所述第二节点及所述复位端相连的复位模块，用于在复位端所接信号的控制下下拉所述第一节点处的电位，并同时释放所述第二节点处的噪声电压；

与所述第一节点、所述第二节点及所述输出端相连的下拉模块，用于在所述第一节点处电位被下拉前持续下拉所述第二节点处的电位，并在所述第二节点处为高电平时下拉所述第一节点及所述输出端处的电位。

2.根据权利要求1所述的移位寄存电路，其特征在于，所述输入模块包括第一晶体管与第二晶体管，其中：所述第一晶体管的栅极连接所述输入端，源极与漏极中的一个连接所述输入端或者第一偏置电压线，另一个连接所述第一节点；

所述第二晶体管的栅极连接所述输入端，源极与漏极中的一个连接所述第二节点，另一个连接低电平偏置电压线。

3.根据权利要求1所述的移位寄存电路，其特征在于，所述复位模块包括第三晶体管与第四晶体管，其中：所述第三晶体管的栅极连接所述复位端，源极与漏极中的一个连接所述复位端或者第二偏置电压线，另一个连接所述第一节点；

所述第四晶体管的栅极连接所述复位端，源极与漏极中的一个连接所述第二节点，另一个连接低电平偏置电压线。

4.根据权利要求1所述的移位寄存电路，其特征在于，所述输出模块包括第一电容与第五晶体管，其中：所述第五晶体管的栅极连接所述第一节点，源极与漏极中的一个连接第一时钟信号线，另一个连接所述输出端；

所述第一电容的第一端连接所述第一节点，第二端连接所述输出端。

5.根据权利要求4所述的移位寄存电路，其特征在于，所述第一电容由所述第五晶体管中相互交叠的栅极金属层与源漏金属层形成。

6.根据权利要求1所述的移位寄存电路，其特征在于，所述上拉模块包括第六晶体管与第七晶体管，其中：所述第六晶体管的栅极连接高电平偏置电压线，源极与漏极中的一个连接第二时钟信号线，另一个连接所述第七晶体管的栅极；

所述第七晶体管的源极与漏极中的一个连接高电平偏置电压线，另一个连接所述第二节点。

7.根据权利要求1所述的移位寄存电路，其特征在于，所述上拉模块包括第八晶体管、第九晶体管、第十晶体管，其中：所述第八晶体管栅极连接第二时钟信号线，源极与漏极中的一个连接第一偏置电压线，另一个连接所述第十晶体管的栅极；

所述第九晶体管栅极连接第三时钟信号线，源极与漏极中的一个连接所述第十晶体管的栅极，另一个连接第二偏置电压线；

所述第十晶体管的源极与漏极中的一个连接高电平偏置电压线，另一个连接所述第二节点。

8.根据权利要求7所述的移位寄存电路，其特征在于，所述上拉模块还包括连接在所述第十晶体管和所述第二节点之间的第十一晶体管；所述第十一晶体管的栅极连接高电平偏置电压线，源极与漏极中的一个连接所述第十晶体管，另一个连接所述第二节点。

9.根据权利要求1所述的移位寄存电路，其特征在于，所述下拉模块包括第二电容、第十二晶体管、第十三晶体管、第十四晶体管，其中：所述第二电容的第一端连接所述第二节点，第二端连接低电平偏置电压线；

所述第十二晶体管的栅极连接所述第二节点，源极与漏极中的一个连接所述第一节点，另一个连接低电平偏置电压线；

所述第十三晶体管的栅极连接所述第二节点，源极与漏极中的一个连接所述输出端，另一个连接低电平偏置电压线；

所述第十四晶体管的栅极连接所述输出端，源极与漏极中的一个连接所述第二节点，另一个连接低电平偏置电压线。

10.根据权利要求9所述的移位寄存电路，其特征在于，所述下拉模块还包括第十五晶体管；所述第十五晶体管的栅极连接所述第一节点，源极与漏极中的一个连接所述第二节点，另一个连接低电平偏置电压线。

11.根据权利要求1至10中任意一项所述的移位寄存电路，其特征在于，所述移位寄存电路还包括：位于所述输入模块与所述第一节点之间、以及所述复位模块与所述第一节点之间的隔离模块，用于隔离所述输入端与所述第一节点之间、以及所述复位端与所述第一节点之间的噪声电压。

12.根据权利要求11所述的移位寄存电路，其特征在于，所述隔离模块包括第十六晶体管；所述第十六晶体管的栅极连接高电平偏置电压线，源极与漏极中的一个连接所述输入模块及所述复位模块，另一个连接所述第一节点。

13.根据权利要求1至10中任意一项所述的移位寄存电路，其特征在于，所述移位寄存电路还包括：与所述输出端相连的稳压模块，用于在所述输出端处电位被上拉后通过来自高电平偏置电压线的电流来稳定所述输出端处的电位。

14.根据权利要求13所述的移位寄存电路，其特征在于，所述稳压模块包括第十七晶体管；

所述第十七晶体管的栅极连接所述输出端，源极与漏极中的一个连接高电平偏置电压线，另一个连接所述输出端。

15.一种如权利要求1至14中任意一项的移位寄存电路的驱动方法，其特征在于，包括：在第一阶段内，向所述输入端施加输入信号，以使所述输入模块上拉所述第一节点处的电位并释放所述第二节点处的噪声电压，并使所述输出模块在所述第一节点为高电平的第二阶段内上拉所述输出端处的电位；

在第三阶段内，向所述复位端施加复位信号，以使所述复位模块下拉所述第一节点处的电位并同时释放所述第二节点处的噪声电压，并使所述下拉模块在第二节点处为高电平时下拉所述第一节点及所述输出端处的电位；

其中，所述上拉模块在时钟信号的控制下周期性地利用来自高电平偏置电压线的电流上拉所述第二节点处的电位；所述下拉模块在所述第一节点处电位被下拉前持续下拉所述第二节点处的电位，以使所述第二节点处的电位在所述第一节点处电位被下拉前保持低电平。

16.一种栅极驱动电路，其特征在于，包括多级移位寄存器单元，每一级移位寄存器单元均具有如权利要求1至14中任意一项所述的移位寄存电路的电路结构。

17.一种显示装置，其特征在于，包括如权利要求16所述的栅极驱动电路。

说明书

移位寄存电路及其驱动方法、栅极驱动电路及显示装置

技术领域

[0001] 本发明涉及显示技术领域，具体涉及一种移位寄存电路及其驱动方法、栅极驱动电路及显示装置。

背景技术

[0002] 相较于传统工艺，GOA(Gate Drive on Array，阵列基板行驱动)技术不仅可以实现显示面板两边对称的美观设计，也省去了芯片的绑定区域以及例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也很有利。

[0003] 目前，GOA电路多采用薄膜晶体管(Thin Film Transistor，TFT)作为基本的开关元件，可以与显示区域内的像素电路通过同样的工艺形成而大大降低成本。但是，TFT器件可能出于制程等方面的问题而具有较大的关态漏电流，致使信号间很容易相互干扰而产生噪声电压。噪声电压的产生不仅会影响输出信号的稳定性、引发误输出等问题，还会造成额外的功率损耗、影响产品性能。

发明内容

[0004] 针对现有技术中的缺陷，本发明提供一种移位寄存电路、驱动方法、栅极驱动电路及显示装置，可以抑制电路中的噪声电压、减小其对信号稳定性的影响，从而提高输出信号的信噪比、减小电路功耗。

[0005] 第一方面，本发明提供了一种移位寄存电路，包括输入端、复位端和输出端，还包括：

[0006] 与第一节点、第二节点及所述输入端相连的输入模块，用于在输入端所接信号的控制下上拉所述第一节点处的电位，并同时释放所述第二节点处的噪声电压；

[0007] 与所述第一节点及所述输出端相连的输出模块，用于在所述第一节点为高电平时上拉所述输出端处的电位；

[0008] 与所述第二节点相连的上拉模块，用于在时钟信号的控制下周期性地利用来自高电平偏置电压线的电流上拉所述第二节点处的电位；

[0009] 与所述第一节点、所述第二节点及所述复位端相连的复位模块，用于在复位端所接信号的控制下下拉所述第一节点处的电位，并同时释放所述第二节点处的噪声电压；

[0010] 与所述第一节点、所述第二节点及所述输出端相连的下拉模块，用于在所述第一节点处电位被下拉前持续下拉所述第二节点处的电位，并在所述第二节点处为高电平时下拉所述第一节点及所述输出端处的电位。

[0011] 可选地，所述输入模块包括第一晶体管与第二晶体管，其中：

[0012] 所述第一晶体管的栅极连接所述输入端，源极与漏极中的一个连接所述输入端或者第一偏置电压线，另一个连接所述第一节点；

[0013] 所述第二晶体管的栅极连接所述输入端，源极与漏极中的一个连接所述第二节点，另一个连接低电平偏置电压线。

[0014] 可选地，所述复位模块包括第三晶体管与第四晶体管，其中：

[0015] 所述第三晶体管的栅极连接所述复位端，源极与漏极中的一个连接所述复位端或者第二偏置电压线，另一个连接所述第一节点；

[0016] 所述第四晶体管的栅极连接所述复位端，源极与漏极中的一个连接所述第二节点，另一个连接低电平偏置电压线。

[0017] 可选地，所述输出模块包括第一电容与第五晶体管，其中：

[0018] 所述第五晶体管的栅极连接所述第一节点，源极与漏极中的一个连接第一时钟信号线，另一个连接所述输出端；

[0019] 所述第一电容的第一端连接所述第一节点，第二端连接所述输出端。

[0020] 可选地，所述第一电容由所述第五晶体管中相互交叠的栅极金属层与源漏金属层形成。

[0021] 可选地，所述上拉模块包括第六晶体管与第七晶体管，其中：

[0022] 所述第六晶体管的栅极连接高电平偏置电压线，源极与漏极中的一个连接第二时钟信号线，另一个连接所述第七晶体管的栅极；

[0023] 所述第七晶体管的源极与漏极中的一个连接高电平偏置电压线，另一个连接所述第二节点。

[0024] 可选地，所述上拉模块包括第八晶体管、第九晶体管、第十晶体管，其中：

[0025] 所述第八晶体管栅极连接第二时钟信号线，源极与漏极中的一个连接第一偏置电压线，另一个连接所述第十晶体管的栅极；

[0026] 所述第九晶体管栅极连接第三时钟信号线，源极与漏极中的一个连接所述第十晶体管的栅极，另一个连接第二偏置电压线；

[0027] 所述第十晶体管的源极与漏极中的一个连接高电平偏置电压线，另一个连接所述第二节点。

[0028] 可选地，所述上拉模块还包括连接在所述第十晶体管和所述第二节点之间的第十一晶体管；所述第十一晶体管的栅极连接高电平偏置电压线，源极与漏极中的一个连接所述第十晶体管，另一个连接所述第二节点。

[0029] 可选地，所述下拉模块包括第二电容、第十二晶体管、第十三晶体管、第十四晶体管，其中：

[0030] 所述第二电容的第一端连接所述第二节点，第二端连接低电平偏置电压线；

[0031] 所述第十二晶体管的栅极连接所述第二节点，源极与漏极中的一个连接所述第一节点，另一个连接低电平偏置电压线；

[0032] 所述第十三晶体管的栅极连接所述第二节点，源极与漏极中的一个连接所述输出端，另一个连接低电平偏置电压线；

[0033] 所述第十四晶体管的栅极连接所述输出端，源极与漏极中的一个连接所述第二节点，另一个连接低电平偏置电压线。

[0034] 可选地，所述下拉模块还包括第十五晶体管；所述第十五晶体管的栅极连接所述第一节点，源极与漏极中的一个连接所述第二节点，另一个连接低电平偏置电压线。

[0035] 可选地，所述移位寄存电路还包括：

[0036] 位于所述输入模块与所述第一节点之间、以及所述复位模块与所述第一节点之间的隔离模块，用于隔离所述输入端与所述第一节点之间、以及所述复位端与所述第一节点之间的噪声电压。

[0037] 可选地，所述隔离模块包括第十六晶体管；所述第十六晶体管的栅极连接高电平偏置电压线，源极与漏极中的一个连接所述输入模块及所述复位模块，另一个连接所述第一节点。

[0038] 可选地，所述移位寄存电路还包括：

[0039] 与所述输出端相连的稳压模块，用于在所述输出端处电位被上拉后通过来自高电平偏置电压线的电流来稳定所述输出端处的电位。

[0040] 可选地，所述稳压模块包括第十七晶体管；所述第十七晶体管的栅极连接所述输出端，源极与漏极中的一个连接高电平偏置电压线，另一个连接所述输出端。

[0041] 第二方面，本发明还提供了一种上述任意一种移位寄存电路的驱动方法，包括：

[0042] 在第一阶段内，向所述输入端施加输入信号，以使所述输入模块上拉所述第一节点处的电位并释放所述第二节点处的噪声电压，并使所述输出模块在所述第一节点为高电平的第二阶段内上拉所述输出端处的电位；

[0043] 在第三阶段内，向所述复位端施加复位信号，以使所述复位模块下拉所述第一节点处的电位并同时释放所述第二节点处的噪声电压，并使所述下拉模块在第二节点处为高电平时下拉所述第一节点及所述输出端处的电位；

[0044] 其中，所述上拉模块在时钟信号的控制下周期性地利用来自高电平偏置电压线的电流上拉所述第二节点处的电位；所述下拉模块在所述第一节点处电位被下拉前持续下拉所述第二节点处的电位，以使所述第二节点处的电位在所述第一节点处电位被下拉前保持低电平。

[0045] 第三方面，本发明还提供了一种栅极驱动电路，包括多级移位寄存器单元，每一级移位寄存器单元均具有上述任意一种的移位寄存电路的电路结构。

[0046] 第四方面，本发明还提供了一种显示装置，包括上述任意一种的栅极驱动电路。

[0047] 由上述技术方案可知，本发明基于上述输入模块和上述复位模块的设置，可以减小输入端与复位端所接信号对第二节点处电位的影响；而基于上述上拉模块的设置，可以隔离时钟信号与第一节点而避免相互干扰。因此，本发明可以抑制电路中的噪声电压、减小其对信号稳定性的影响，不仅有利于提高输出信号的信噪比，还有利于电路功耗的降低，提升产品性能。

附图说明

[0048] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0049] 图1是本发明一个实施例中一种移位寄存电路的结构框图；

[0050] 图2是本发明一个实施例中一种移位寄存电路的驱动方法的步骤流程示意图；

[0051] 图3是本发明一个实施例中一种移位寄存电路的电路结构图；

[0052] 图4是图3所示的一种移位寄存电路的电路仿真时序图；

[0053] 图5是一种对照移位寄存电路的电路仿真时序图；

[0054] 图6是本发明又一实施例中一种移位寄存电路的电路结构图；

[0055] 图7是图6所示的一种移位寄存电路的电路仿真时序图。

具体实施方式

[0056] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0057] 图1是本发明一个实施例中一种移位寄存电路的结构框图。参见图1，该移位寄存电路包括输入端IN、复位端RESET和输出端OUT，其中输入端IN和复位端RESET为信号输入端，输出端OUT为信号输出端。进一步地，该移位寄存电路包括下述组成结构：

[0058] 与第一节点PU、第二节点PD及上述输入端IN相连的输入模块11，用于在输入端IN所接信号的控制下上拉上述第一节点PU处的电位，并同时释放上述第二节点PD处的噪声电压；

[0059] 与上述第一节点PU及上述输出端OUT相连的输出模块12，用于在上述第一节点PU为高电平时上拉上述输出端OUT处的电位；

[0060] 与上述第二节点PD相连的上拉模块13，用于在来自第二时钟信号线CKB的时钟信号的控制下周期性地利用来自高电平偏置电压线VGH的电流上拉上述第二节点PD处的电位；

[0061] 与上述第一节点PU、上述第二节点PD及上述复位端RESET相连的复位模块14，用于在复位端RESET所接信号的控制下下拉上述第一节点PU处的电位，并同时释放上述第二节点PD处的噪声电压；

[0062] 与上述第一节点PU、上述第二节点PD及上述输出端OUT相连的下拉模块15，用于在上述第一节点PU处电位被下拉前持续下拉上述第二节点PD处的电位，并在上述第二节点PD处为高电平时下拉上述第一节点PU及上述输出端OUT处的电位。

[0063] 应理解的是，本文中所说的“高电平”以及“低电平”均指的是相对于彼此而言较高和较低的两个预设电位，本领域技术人员可以根据所选用的器件及所采用的电路结构进行设置，本发明对此不做限制。

[0064] 为了更清楚地说明上述各模块的结构与功能，下面对该移位寄存电路的工作原理及驱动方式进行说明。图2是本发明一个实施例中一种移位寄存电路的驱动方法的步骤流程示意图。参见图2，该方法包括：

[0065] 步骤201：在第一阶段内，向输入端施加输入信号，以使输入模块上拉第一节点处的电位并释放第二节点处的噪声电压，并使输出模块在第一节点为高电平的第二阶段内上拉输出端处的电位；

[0066] 步骤202：在第三阶段内，向复位端施加复位信号，以使复位模块下拉第一节点处的电位并同时释放第二节点处的噪声电压，并使下拉模块在第二节点处为高电平时下拉第一节点及输出端处的电位；

[0067] 其中，上拉模块在时钟信号的控制下周期性地利用来自高电平偏置电压线的电流上拉第二节点处的电位；下拉模块在第一节点处电位被下拉前持续下拉第二节点处的电位，以使第二节点处的电位在第一节点处电位被下拉前保持低电平。

[0068] 举例来说，参见图1和图2：

[0069] 初始状态下，第一节点PU以及输出端OUT处均为低电平，而下拉模块15持续下拉第二节点PD处的电位，可以将上拉模块13向第二节点PD处提供的电流导出，从而将第二节点PD处也保持为低电平。

[0070] 在向输入端IN施加输入信号的第一阶段内，输入端IN所接信号转换为有效电平，输入模块11会将第一节点PU处的电位上拉，同时释放第二节点PD处的噪声电压，使得第一节点PU处转为高电平，而第二节点PD处仍保持低电平。从而在第二阶段内，输出模块12可以在第一节点PU处的高电平作用下上拉输出端OUT处的电位，使得输出端所输出的信号为高电平。

[0071] 此后，在向复位端RESET施加复位信号的第三阶段内，复位端RESET所接信号转为有效电平，复位模块14可以下拉第一节点PU处的电位，并同时释放第二节点PD处的噪声电压。此时，下拉模块15不再持续下拉第二节点PD处的电位，使得第二节点PD处可以在上拉模块13的作用下被上拉至高电平。从而，下拉模块15可以在第二节点PD处的高电平时下拉输出端OUT处的电位，并与复位模块14协同下拉第一节点PU处的电位，最终使得第一节点PU处为低电平、输出端OUT处所输出的信号为低电平，而第二节点PD可以在此后一直保持高电平、维持第一节点PU处和输出端OUT处的低电平。

[0072] 可以理解的是，上述各模块均可以通过包括电控开关元件的电路来实现，其中的电控开关元件可以是任意一种由电信号控制实现两电路节点间电压变化的电子器件。

[0073] 可以看出，本发明实施例基于上述输入模块11和上述复位模块14的设置，可以减小输入端IN与复位端RESET所接信号对第二节点PD处电位的影响；而基于上述上拉模块13的设置，可以隔离时钟信号与第一节点PU而避免相互干扰。因此，本发明实施例可以抑制电路中的噪声电压、减小其对信号稳定性的影响，不仅有利于提高输出信号的信噪比，还有利于电路功耗的降低，提升产品性能。

[0074] 作为一种更具体的示例，图3是本发明一个实施例中一种移位寄存电路的电路结构图，参见图3：

[0075] 本发明实施例中，上述输入模块11包括第一晶体管T1与第二晶体管T2，其中的第一晶体管T1的栅极和漏极均连接输入端IN，源极与第一节点PU间接相连；第二晶体管T2的栅极连接输入端IN，漏极连接第二节点PD，源极连接低电平偏置电压线VGL。由此，在输入端IN所接信号为高电平时，第一晶体管T1中可以生成流向第一节点PU的电流以上拉第一节点PU处的电位；同时，由于第二晶体管T2导通了第二节点PD与低电平偏置电压线VGL，因此可以释放第二节点PD处的噪声电压。

[0076] 本发明实施例中，上述复位模块14包括第三晶体管T3与第四晶体管T4，其中的第三晶体管T3的栅极和源极连接上述复位端RESET，漏极与第一节点PU间接相连；第四晶体管T4的栅极也连接复位端RESET，源极连接第二节点PD，漏极连接低电平偏置电压线VGL。由此，在复位端RESET所接信号为低电平时，第三晶体管T3中可以生成从第一节点PU流向复位端RESET的电流以下拉第一节点PU处的电位；同时，由于第四晶体管T4导通了第二节点PD与低电平偏置电压线VGL，因此可以释放第二节点PD处的噪声电压。

[0077] 本发明实施例中，上述输出模块12包括第一电容C1与第五晶体管T5，其中的第五晶体管T5的栅极连接第一节点PU，漏极连接第一时钟信号线CK，源极连接输出端OUT；第一电容C1的第一端连接第一节点PU，第二端连接输出端OUT。由此，在第一节点PU处为高电平、第一电容C1在两端具有电位差的状态下存储了一定量的电荷时，第一时钟信号线CK上的电位由低电平转为高电平会使得输出端OUT处的电位会被来自第一时钟信号线CK的电流上拉，而在第一电容C1的作用下第一节点PU处的电位会被进一步抬升，加快输出端OUT处电位被上拉的速度。

[0078] 本发明实施例中，上述上拉模块13包括第六晶体管T6与第七晶体管T7，其中的第六晶体管T6的栅极连接高电平偏置电压线VGH，漏极连接第二时钟信号线CKB，源极连接第七晶体管T7的栅极；而第七晶体管T7的漏极连接高电平偏置电压线VGH，源极连接第二节点PD。由此，当第二时钟信号线CKB上为高电平时，第六晶体管T6会开启并使第七晶体管T7的栅极为高电平，使得来自高电平偏置电压线VGH的电流可以上拉第二节点PD处的电位。应理解的是，第一时钟信号线CK与第二时钟信号线CKB上可以是相位相反的两个时钟信号，因此上述上拉第二节点PD处的电位的过程是周期性进行的。可以看出，基于上述第六晶体管T6和第七晶体管T7的结构，可使第二节点PD与第二时钟信号线CKB之间没有电流产生，因此可以避免时钟信号对第二节点PD处电位的干扰。

[0079] 本发明实施例中，上述下拉模块15包括第二电容C2、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14和第十五晶体管T15，其中的第二电容C2的第一端连接第二节点PD，第二端连接低电平偏置电压线VGL。上述第十二晶体管T12的栅极连接第二节点PD，漏极连接第一节点PU，源极连接低电平偏置电压线VGL。上述第十三晶体管T13的栅极连接上述第二节点PD，漏极连接输出端OUT，源极连接低电平偏置电压线VGL。上述第十四晶体管T14的栅极连接输出端OUT，漏极连接第二节点PD，源极连接低电平偏置电压线VGL。上述第十五晶体管T15的栅极连接第一节点PU，漏极连接第二节点PD，源极连接低电平偏置电压线VGL。由此，在第一节点PU及输出端OUT处的电位被下拉之前，第十四晶体管T14和第十五晶体管T15的开启会使得第二节点PD处的电位被持续下拉。而第一节点PU处电位被复位模块14下拉之后，第二节点PD处的电位可以在上拉模块13的作用下被上拉至高电平。此时，第十二晶体管T12和第十三晶体管T13开启，第一节点PU及输出端OUT处的电位会被下拉至低电平。此外，第二电容C2可以稳定第二节点PD处的电压并降低第二节点PD处的噪声。

[0080] 本发明实施例中，移位寄存电路还包括位于上述输入模块11与上述第一节点PU之间、以及上述复位模块14与上述第一节点PU之间的隔离模块16。该隔离模块16用于隔离上述输入端IN与上述第一节点PU之间、以及上述复位端RESET与上述第一节点PU之间的噪声电压。具体地，该隔离模块在本发明实施例中包括第十六晶体管T16，该第十六晶体管T16的栅极连接高电平偏置电压线VGH，源极连接输入模块11及复位模块14，漏极连接第一节点PU。由此，一直处于开启状态的第十六晶体管T16可以在一定程度上抑制来自输入模块11与复位模块14的噪声电压，从而维持第一节点PU处电位的稳定性。当然，在本发明的其他实施例中，上述隔离模块16还可以具有其他相类似的结构。

[0081] 本发明实施例中，移位寄存电路还包括与输出端OUT相连的稳压模块17，该稳压模块17用于在输出端OUT处电位被上拉后通过来自高电平偏置电压线VGH的电流来稳定上述输出端OUT处的电位。具体地，图3中上述稳压模块17包括第十七晶体管T17，该第十七晶体管T17的栅极和漏极连接输出端OUT，源极连接高电平偏置电压线VGH。由此，当输出端OUT处为高电平时，第十七晶体管T17可以通过来自高电平偏置电压线VGH的电流来稳定输出端OUT处的电位。当然，在本发明的其他实施例中，上述稳压模块17还可以具有其他相类似的结构。

[0082] 需要说明的是，视晶体管具体类型的不同，本发明其他实施例中上述任一晶体管的源极和漏极的连接关系可以与图3中所示的相反。特别地，当任一晶体管具有源极与漏极对称的结构时，该晶体管的源极与漏极可以视作不作特别区分的两个电极。

[0083] 基于图3所示的电路结构，图4是图3所示的一种移位寄存电路的电路仿真时序图。需要说明的是，上述复位端RESET所接信号未在图4中示出。可以理解的是，图4所示的电路时序与图3中各模块的结构与功能，以及图1所示的移位寄存电路的工作原理均是一致的，在此不再赘述。从图4中可以看出，第一节点PU、第二节点PD以及输出端OUT处的电位具有很高的稳定性，没有明显的噪声电压出现。

[0084] 作为参照，图5是一种对照移位寄存电路的电路仿真时序图。该对照移位寄存电路在图3所示的电路结构的基础上，去除了第二晶体管T2、第四晶体管T4、第十六晶体管T16以及第十七晶体管T17，并采用漏极与栅极均与第二时钟信号线CKB相连、而源极与第二节点PD相连的晶体管代替了上述第六晶体管T6和第七晶体管T7(未在附图中示出)。对比图5与图4可以看出，图5所示的电路时序中在虚线圈标注的位置处存在噪声电压。相应地，图4在相应位置处并没出现相同或相似的噪声电压，可见图3所示的移位寄存电路可以很好地降低信号噪声。

[0085] 作为另外一种更具体的示例，图6是本发明又一实施例中一种移位寄存电路的电路结构图。需要说明的是，不同于图3中移位寄存电路所连接的第一时钟信号线CK与第二时钟信号线CKB，图6中的移位寄存电路所连接的时钟信号线包括第一时钟信号线CK1、第二时钟信号线CK2、第四时钟信号线CK3和第三时钟信号线CK4。可以看出，图3所示的移位寄存电路和图6所示的移位寄存电路可以分别视为双相时钟信号下与四相时钟信号下的两个电路结构示例。

[0086] 参见图6，本发明实施例中的输入模块11包括第一晶体管T1，第一晶体管T1的栅极连接输入端IN，漏极连接第一偏置电压线CN，源极连接第一节点PU；本发明实施例中的复位模块14包括第三晶体管T3，第三晶体管T3的栅极连接复位端RESET，源极连接第二偏置电压线CNB，漏极连接第一节点PU。需要说明的是，上述第一偏置电压线CN和第二偏置电压线CNB为具有预设电平的偏置电压线，在本发明实施例中分别加载有高电平电压和低电平电压。由此，输入模块11可以在输入端IN为高电平时利用来自第一偏置电压线CN的电流上拉第一节点PU处的电位，而复位模块14可以在复位端RESET为高电平时利用流向第二偏置电压线CNB的电流下拉第一节点PU处的电位。此外，本发明实施例中的移位寄存电路具有与图3所示移位寄存电路中相同的第二晶体管T2和第四晶体管T4，因而其在图6所示的电路中具有同样的功能与效果，在此不再赘述。

[0087] 图6所示的输出模块12中，第五晶体管T5的栅极连接第一节点PU，漏极连接第一时钟信号线CK1，源极连接输出端OUT。与图3所示的输出模块12不同之处主要在于，本发明实施例中的第一电容C1不再作为单独的器件制作，而由上述第五晶体管T5中相互交叠的栅极金属层与源漏金属层形成。由此，不仅可以节省电路布局空间，还可以大幅度降低移位寄存电路的功耗。

[0088] 相比于图3所示的下拉模块15而言，图6所示的下拉模块15中没有包括如图3所示的第十五晶体管T15；同时，第十四晶体管T14改为了栅极为低电平时开启，因此同样可以在第一节点PU处电位被下拉前持续下拉第二节点PD处的电位。可以理解的是，图3中第十五晶体管T15的可以在输出端OUT处电位被下拉前持续下拉第二节点PD处的电位，而并不是下拉模块15所必要的结构。

[0089] 图6所示的移位寄存电路中，上拉模块13包括第一子模块13a、第二子模块13b和第三子模块13c，其中：

[0090] 第一子模块13a包括第八晶体管T8，第八晶体管T8的栅极连接第二时钟信号线CK2，源极连接第一偏置电压线CN，漏极连接第十晶体管T10的栅极；

[0091] 第二子模块13b包括第九晶体管T9，第九晶体管T9的栅极连接第三时钟信号线CK4，源极连接第二偏置电压线CNB，漏极连接第十晶体管T10的栅极；

[0092] 第三子模块13c包括第十晶体管T10和第十一晶体管T11，第十晶体管T10的源极连接高电平偏置电压线VGH，漏极与第二节点PD间接相连；第十一晶体管T11连接在第十晶体管T10和上述第二节点PD之间，栅极连接高电平偏置电压线VGH，源极连接第十晶体管T10，漏极连接第二节点PD。

[0093] 图7是图6所示的一种移位寄存电路的电路仿真时序图。参见图7，该移位寄存电路所连接的时钟信号为周期相同而相位依次滞后的四相时钟信号，而按照相位先后排序则包括第一时钟信号线CK1、第二时钟信号线CK2、第四时钟信号线CK3(未在附图中示出)和第三时钟信号线CK4。与图1和图3所示的移位寄存电路不同的是，上拉模块13所使用的时钟信号包括第二时钟信号线CK2和第四时钟信号线CK4上的信号。可以理解的是，第八晶体管T8及第九晶体管T9的作用是提供一控制第二节点PD上拉的周期性信号。具体来说，当第八晶体管T8受第二时钟信号线CK2上的时钟信号作用而开启后，来自第一偏置电压线CN的电流会上拉第十晶体管T10的栅极电位，从而来自高电平偏置电压线VGH的电流可以将第二节点PD上拉；而当第九晶体管T9受第三时钟信号线CK4上的时钟信号作用而开启后，流向第二偏置电压线CNB的电流会下拉第十晶体管T10的栅极电位，从而第十晶体管T10关闭，上拉模块13停止第二节点PD的上拉。由此，可以形成一控制第二节点PD上拉的周期性信号。

[0094] 可以理解的是，上述第十一晶体管T11是一直处于开启状态的晶体管，因此可以隔离源极与漏极两端信号的相互干扰，但并不是上拉模块13为实现第二节点PD的周期性上拉所必要的，因此在本发明的其他实施例中，上拉模块13可以仅包括第八晶体管T8、第九晶体管T9和第十晶体管T10而不包括第十一晶体管T11。

[0095] 此外，虽然没有示出，但图6所示的电路同样可以包括上述隔离模块16和/或稳压模块17，两个模块均可以参照图3以相同或相似的方式进行设置，而且在电路中可以起到相同或相似的作用，在此不再赘述。

[0096] 参见图7，本发明实施例中第十四晶体管T14、第十晶体管T10、第十一晶体管T11之间的沟道宽长比是相互对应的，因而下拉模块15的下拉作用与上拉模块13的周期性上拉作用在一定程度上相互抵消，使得第二节点PD在一般状态下的电位比低电平偏置电压线VGL上的电位略高。除此之外，本发明实施例的的电路时序与图6中各模块的结构与功能，以及图1所示的移位寄存电路的工作原理均是一致的，在此不再赘述。从图4中可以看出，第一节点PU、第二节点PD以及输出端OUT处的电位具有很高的稳定性，没有明显的噪声电压出现。

[0097] 需要说明的是，视晶体管具体类型的不同，本发明其他实施例中上述任一晶体管的源极和漏极的连接关系可以与图6中所示的相反。特别地，当任一晶体管具有源极与漏极对称的结构时，该晶体管的源极与漏极可以视作不作特别区分的两个电极。

[0098] 基于同样的发明构思，本发明实施例提供一种栅极驱动电路，该栅极驱动电路包括多级移位寄存器单元，每一级移位寄存器单元均具有上述任意一种的移位寄存电路的电路结构。在本发明的一个实施例中，上述多级移位寄存器单元可以按照如下方式进行连接：除第一级移位寄存器单元之外，任一级移位寄存器单元的输入端均与上一级移位寄存器单元的输出端相连；除第一级移位寄存器单元之外，任一级移位寄存器单元的输出端均与上一级移位寄存器单元的复位端相连。

[0099] 可以看出，本发明实施例基于输入模块和复位模块的设置，可以减小输入端与复位端所接信号对第二节点处电位的影响；而基于上拉模块的设置，可以隔离时钟信号与第一节点而避免相互干扰。因此，本发明实施例可以抑制电路中的噪声电压、减小其对信号稳定性的影响，不仅有利于提高输出信号的信噪比，还有利于电路功耗的降低，提升产品性能。

[0100] 基于同样的发明构思，本发明实施例提供一种显示装置，该显示装置包括上述任意一种的栅极驱动电路。需要说明的是，本实施例中的显示装置可以为：显示面板、电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

[0101] 在本发明的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

[0102] 本发明的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

[0103] 类似地，应当理解，为了精简本发明公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释呈反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

[0104] 应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

[0105] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。