XG-PON1和NG-PON2 TWDM-PON系统中的下行前向纠错开-关控制的方法和装置

摘要

接收数据的方法在解码器接收物理帧。物理帧包括固定数量的m‑字节码字和前缀。前缀包括纠错指示和附加数据指示。如果纠错指示设置为第一值且附加数据指示设置为第二值，方法操作解码器对物理帧的每个码字执行纠错以输出n‑字节数据块，其中n是小于m的整数。

权利要求

1.一种发送数据的方法，包括：

控制数据源以第一数据速率输出源帧；

以所述第一数据速率在编码器接收源帧；

从所述源帧读取固定数量的n-字节数据块，其中n是整数；

将(m-n)-字节奇偶校验块附加到每个n-字节数据块以形成固定数量的m-字节第一码字，其中m是大于n的整数；

给所述固定数量的m-字节第一码字预置第一前缀以形成纠错物理帧，所述第一前缀包括设置为第一值的纠错指示和设置为第二值的附加数据指示；以及以固定的发送数据速率发送所述纠错物理帧。

2.根据权利要求1所述的方法，还包括：

控制所述数据源以提高所述源帧的输出数据速率；

以提高的数据速率在所述编码器接收源帧；

从以提高的输入数据速率接收的所述源帧读取所述固定数量的n-字节数据块；

将(m-n)-字节填充块附加到来自以所述提高的输入数据速率接收的所述源帧的每个n-字节数据块，以形成固定数量的m-字节第二码字；

给所述固定数量的m-字节第二码字预置第二前缀，以形成填充的物理帧，所述第二前缀包括设置为所述第二值的所述纠错指示和设置为所述第二值的所述附加数据指示；以及以所述固定的发送数据速率发送所述填充的物理帧。

3.根据权利要求2所述的方法，还包括：

检测所述源帧的所述输出数据速率什么时候等于第二数据速率，所述第二数据速率高于所述第一数据速率；

以第二输入数据速率在所述编码器接收源帧；

从以所述第二输入数据速率接收的所述源帧读取所述固定数量的m-字节数据块；

给来自以所述第二输入数据速率接收的所述源帧的所述固定数量的m-字节数据块预置第三前缀，以形成附加数据物理帧，所述第三前缀包括设置为所述第二值的所述纠错指示和设置为所述第一值的所述附加数据指示；以及以所述固定的发送数据速率发送所述附加数据物理帧。

4.根据权利要求1所述的方法，其中所述第一值是开启并且所述第二值是关闭。

5.根据权利要求1所述的方法，其中：

所述纠错指示包括所述前缀的第一比特；以及，

所述附加数据指示包括所述前缀的第二比特。

6.一种接收数据的方法，包括：

在解码器接收物理帧，所述物理帧包括固定数量的m-字节码字和前缀，所述前缀包括纠错指示和附加数据指示，其中m是整数；

如果所述纠错指示设置为第一值并且所述附加数据指示设置为第二值，则操作所述解码器对所述物理帧的每个码字执行纠错以输出n-字节数据块，其中n是小于m的整数；

如果所述纠错指示设置为所述第二值并且所述附加数据指示设置为所述第二值，则操作所述解码器丢弃来自所述物理帧的每个码字的(m-n)-字节填充块，以输出n-字节数据块；以及如果所述纠错指示设置为所述第二值并且所述附加数据指示设置为所述第一值，则操作所述解码器输出所述物理帧的每个码字作为m-字节数据块。

7.根据权利要求6所述的方法，其中所述第一值是开启并且所述第二值是关闭。

8.根据权利要求6所述的方法，其中：

所述纠错指示包括所述前缀的第一比特；以及，

所述附加数据指示包括所述前缀的第二比特。

9.根据权利要求6所述的方法，其中每个m-字节码字包括n-字节数据块和(m-n)-字节第二块。

10.根据权利要求9所述的方法，其中：

如果所述纠错指示设置为所述第一值并且所述附加数据指示设置为所述第二值，则所述第二块包括奇偶校验块；

如果所述纠错指示设置为所述第二值并且所述附加数据指示设置为所述第二值，则所述第二块包括填充块；

如果所述纠错指示设置为所述第二值并且所述附加数据指示设置为所述第一值，则所述第二块包括附加数据块。

11.一种发射机，包括：

数据源；以及

编码器，其包括：

m-字节输入数据部件，所述输入数据部件包括n-字节第一部分和(m–n)-字节第二部分，所述n-字节第一部分耦合为接收来自所述数据源的n-字节数据块，所述(m–n)-字节第二部分耦合为接收来自所述数据源的(m–n)-字节附加数据块；

奇偶校验计算器，其耦合为接收来自所述输入数据部件的所述第一部分的n-字节数据块并计算(m–n)-字节奇偶校验块；

延迟部件，其耦合为接收来自所述输入数据部件的所述第一部分的所述n-字节数据块；

填充字节源；

第一选择器，其耦合为接收来自所述填充字节源的填充字节和来自所述数据输入部件的所述第二部分的附加数据块，所述第一选择器可操作为选择性地输出填充字节或附加数据块；

第二选择器，其耦合到所述第一选择器和所述奇偶校验计算器，所述第二选择器可操作为选择性地输出所述第一选择器的输出或奇偶校验块；

码字部件，其耦合到所述第二选择器和所述延迟部件；以及编码器控制器，其可操作为：

控制所述数据源以在附加数据指示设置为第一值的情况下，给所述编码器提供n-字节数据块，并在所述附加数据指示设置为第二值的情况下，给所述编码器提供m-字节数据块；

控制所述第一选择器以在所述附加数据指示设置为所述第一值的情况下，将附加数据块输出到所述第二选择器，并在所述附加数据指示设置为所述第二值的情况下，将填充块输出到所述第二选择器；以及控制所述第二选择器以在纠错指示设置为所述第一值的情况下，将来自所述奇偶校验计算器的奇偶校验块输出到所述码字部件，并在所述纠错指示设置为所述第二值的情况下，将所述第一选择器的输出输出到所述码字部件。

12.根据权利要求11所述的发射机，其中所述编码器控制器可操作为将纠错指示和附加数据设置插入到包括多个链接码字的物理层帧的前导码中。

13.根据权利要求11所述的发射机，其中，当所述纠错指示设置为所述第一值并且所述附加数据指示设置为所述第二值时，所述编码器控制器可操作来将从所述数据源到所述编码器的输入数据速率保持在第一速率。

14.根据权利要求13所述的发射机，其中，当所述纠错指示设置为所述第二值并且所述附加数据指示设置为所述第一值时，所述编码器控制器可操作来将所述输入数据速率保持在第二速率，其中所述第二速率大于所述第一速率。

15.根据权利要求14所述的发射机，其中，当所述纠错指示设置为所述第二值并且所述附加数据指示设置为所述第二值时，所述编码器控制器可操作来将所述输入数据速率从所述第一速率提高到所述第二速率。

16.一种接收机，包括：

物理帧源，其耦合为接收固定大小的物理帧，每个物理帧包括前缀和多个m-字节码字，每个前缀包括附加数据指示和纠错指示；

解码器，其耦合为接收来自所述物理帧源的物理帧，所述解码器包括：输入数据部件，其耦合为按顺序接收来自所述物理帧源的m-字节码字，所述输入数据部件包括接收n-字节数据块的第一部分和接收(m–n)-字节第二块的第二部分；

第一门，其耦合为接收来自所述输入数据部件的所述第二部分的第二块；

纠错解码器，其耦合为接收来自所述输入数据部件的所述第二部分的第二块和来自所述输入数据部件的所述第一部分的数据块；

第二门，其耦合为接收来自所述纠错解码器的输出；

随机存取存储器RAM，其耦合为接收来自所述输入数据部件的所述第一部分的数据块和来自所述第二门的输出；

m-字节输出数据部件，其耦合为接收来自所述RAM的n-字节数据块和接收来自所述第一门的(m–n)-字节附加数据；以及解码器控制器，其可操作为：

读取从所述物理帧源接收的物理帧的所述前缀，以确定所述附加数据指示和所述纠错指示的设置；

如果所述附加数据指示设置为第一值，则开启所述第一门，且如果所述附加数据指示设置为第二值，则关闭所述第一门；以及如果所述纠错指示设置为所述第一值，则开启所述第二门，且如果所述纠错指示设置为所述第二值，则关闭所述第二门。

17.根据权利要求16所述的接收机，其中所述第一值是开启并且所述第二值是关闭。

18.根据权利要求16所述的接收机，其中：

所述纠错指示包括所述前缀的第一比特；以及，

所述附加数据指示包括所述前缀的第二比特。

19.根据权利要求16所述的接收机，其中所述解码器以固定的数据速率接收所述物理帧。

20.根据权利要求16所述的接收机，其中m是248并且n是216。

说明书

XG-PON1和NG-PON2 TWDM-PON系统中的下行前向纠错开-关控

制的方法和装置

[0001] 相关申请的交叉引用

[0002] 本申请在在35U.S.C.§119(e)下要求于2013年2月25日提交的、序号为61/769,057、题目为““Method And Apparatus of Downstream Forward Error Correction On-
Off Control in XG-PON1and NG-PON2 TWDM-PON Systems”美国临时申请的优先权的权
益，通过引用将其整体并入本文。

[0003] 背景

[0004] 本申请涉及在单波长通道和多波长通道的无源光网络系统中实现数据通信的系统、设备和技术。

[0005] 无源光网络(PON)是基于点对多点(P2MP)技术的光网络结构，在点多多点(P2MP)技术中,单光纤和多个无源分支点用来提供数据通信服务。PON系统可以便于用户利用服务
提供者的通信设施访问因特网的电信、信息、娱乐以及其他资源。PON系统可以包括称为光
线路终端(OLT)的中央节点，其可以通过无源光配线网络(ODN)处于与单个或多个称为光网
络单元(ONU)的用户节点的连接中。ONU可以位于访问用户的处所处或访问用户的处所附
近。OLT可以位于访问提供者的通信设施处(中心局)。在基于时分复用/时分多址(TDM/
TDMA)原理的传统PON系统中，诸如G.984G-PON或G.987XG-PON，OLT对单下行波长和单上行
波长进行操作。通过ODN连接到OLT的多个ONU共享相同的下行波长和相同的上行波长。

[0006] 以9.95328Gb/s的下行线路速率和2.48832Gb/s的上行线路速率操作的G.987XG-PON系统具有指定的XG-PON1。以9.95328Gb/s的下行和上行的对称线路速率操作的
G.987XG-PON系统具有指定的XG-PON2。9.95328Gb/s的标称简化形式是10G，而2.48832Gb/s
的标称简化形式是2.5G。

[0007] 在多波长无源光网络中(MW-PON)，每个对专有下行波长和专有上行波长进行操作的多个OLT通过波长多路转换器(WD)连接到同一个ODM，并且通过该ODM连接到多个ONU。与
给定的OLT相关的一个下行波长和一个上行波长的组合形成双向波长通道。多个下行波长
到达每个ONU；然而每个ONU能够只接收和处理一个下行波长并且在任何给定的时间只生成
一个上行波长。ONU可以被设计为对特定的一对下行波长和上行波长进行操作，在该情况中
它是固定的ONU；或者它可以能够及时改变其下行波长和上行波长，在该情况中它是可调的
ONU。

[0008] 多波长TWMD-PON系统在ITU-T G.989的建议系列的架构内被标准化。G.989系统应该支持每个双向波长通道的下行线路速率和上行线路速率的以下组合：

[0009] 10G下行和10G上行

[0010] 10G下行和2.5G上行

[0011] 2.5G下行和2.5G上行

[0012] 涉及10G下行线路速率的线路速率组合的TWDM-PON通道的规范应该基于G.987XG-PON规范得到。

[0013] ODN特征在于最大光纤距离和最大分光比，最大光纤距离即OLT和最远的ONU之间的光纤总长，最大分光比即由于在ODN中遇到的分支设备，由OLT传输的到达ONU的光功率
(假设没有衰减)最小部分。取决于最大光纤距离和最大分光比两者的ODN的总衰减确定ODN
的损耗预算。对于正确操作的无源光系统，ODN损耗预算应该与OLT和ONU收发机的光功率预
算是均衡的，其可以被确定为收发机的最差情况的平均光发射功率和最差情况的接收机的
灵敏度之间的差，其为表征接收机能够以其进行操作的接收到的光功率的最小值的参数。
接收机的操作能力通常根据接收到的数字信号的误码率(BER)量化：通常是，在其临界区域
的接收到的光信号越弱，接收到的数字信号的BER越高。因此，接收机的灵敏度不以绝对项
-10 -12
来测量，而是相对于特定的参考BER等级来测量。参考BER等级一般设置在10 和10 之间。

[0014] 前向纠错(FEC)是提高不可靠介质上的数据通信的可靠性的知名技术。它广泛地应用在数据传输和存储系统中。其实，为了实现FEC，数据源(即，数字数据通信中的发射机
或数字数据存储中的写入器)将冗余添加到要发送或要存储的数据中。当数据由通信链路
上的接收机或由存储设备的读取器恢复时，冗余允许解码器检测和恢复可能在传输或存储
过程中已被破坏的一些数据。经历成功恢复的错误数可以被量化并且取决于由数据源添加
的冗余量。

[0015] 在无源光网络中的FEC改进了接收到的数字信号的BER，并且因此，允许稍微不敏感(并且因此不贵)的接收机的使用，以均衡给定的ODN的损耗预算。可选择地，FEC可以被看
作是改进OLT和ONU收发机对的光功率预算的工具。然而，FEC的使用导致通过光通信链路发
送冗余信息所需的数字带宽形式的传输开销的成本的增加。

[0016] 在以10G下行线路速率和2.5G上行线路速率操作的G.987XG-PON1系统中，ONU接收机的灵敏度被指定在BER＝＝10-3的高参考等级，表明在FEC应用之后，FEC的使用将有效BER
减小到10-12的所需的等级。如果使用高冗余的FEC码，这样的BER的减小是可能的。对于这样
的高冗余的FEC码，ITU-T建议G.987.3指定理德-所罗门码RS(248,216)，其是普通的RS
(255,223)码的缩短形式。码的缩短(截短)形式的使用允许码字的大小在系统数据路径的
宽度上的对准以及简化系统的设计。RS(248,216)码属于系统线性循环分组码族。对于有用
数据的每216个符号(字节)，添加32字节的冗余信息(奇偶校验字节)。

[0017] 由于在下行方向上，将FEC应用到系统上的所有ONU以考虑最坏情况的ODN损耗，ITU-TG.987的建议系列指定下行FEC始终开启。根据G.987.3，条款10.3，“上行和下行方向
上，对OLT和ONU两者，FEC支持是强制的。在下行方向上，FEC始终是开启的；在上行方向上，
FEC的使用是在OLT的动态控制之下进行的。”

[0018] 由于在下行方向上，将FEC应用到系统上的所有ONU以考虑最坏情况的ODN损耗，ITU-TG.987的建议系列指定下行FEC始终开启。根据G.987.3，条款10.3，“上行和下行方向
上，对于OLT和ONU两者，FEC支持是强制的。在下行方向上，FEC始终是开启的；在上行方向
上，FEC的使用是在OLT的动态控制之下进行的。”

[0019] XG-PON1系统以9.95328Gb/s的下行线路速率操作，每125微秒传输155520字节大小的PHY帧。PHY帧由24字节的物理同步块(PSBd)和627个RS(248,216)码字的序列组成，每
个码字是248个字节长。因此，FEC之后的XG-PON1下行链路的有效容量是8.667648Gb/s或约
为线路速率的87.1％。在XG-PON系统被标准化的时间(2010)，认为这个有效容量足以用于
预想的应用。然而，XG-PON1尤其是基于XG-PON1的NG-PON2TWDM-PON系统的最新出现的应用
可能要求低分光率，但是最高的可能容量。使用低所需分光率，这样的应用不在最差的情况
ODM的损耗下操作，并且，因此，改进功率预算不在是优先考虑的事。在这样的情形中，引起
FEC的开销可能成为不必要的负担。然而，始终开启的限制和XG-PON1中缺乏下行FEC开-关
控制使该开销不可避免。

[0020] 使用动态FEC控制的已知的问题是开启和关闭FEC涉及使用不同的速度执行的过程：将FEC奇偶校验字节复用到要输出的数据流上或将奇偶校验字节从要输出的数据流移
除可以瞬间起效(单个PHY帧的时间尺度)。然而，调节数据路径的速率可能需要具有扩展的
反馈回路的流-控制操作，并且是较慢的。例如，在XG-PON1的情况中，XGTC成帧数据路径
(XG-PON协议栈的下一个更高的子层)以每帧135432字节的速率处理数据。支持FEC的开-关
控制和使在给定的PHY帧开始的FEC无效应该是可能的，XGTC数据路径将必须转变为以每帧
155496字节的速率处理数据。

[0021] 这样的过程速率的差异已导致FEC的开-关调节可能不是无损耗的操作的认识。因此支持下行FEC的开-关控制和使用单比特的FEC指示的ITU-T建议G.984.3“G-PON TC层规
范”强调(G.984.3(2008)，条款13.2.3.1)：“注意FEC的激活和去激活并不意指‘服务中的’
操作。在转换期间的行为是未定义的，并且可能导致数据的瞬时损耗”。

发明内容

[0022] 在一方面中，本公开的实施方式提供传输数据的方法。在一个实施方式中，该方法控制数据源以第一数据速率输出源帧。方法以第一输入数据速率在编码器处接收源帧。方
法从源帧读取固定数量的n-字节数据块。方法将(m-n)-字节奇偶校验块附加到每n-字节数
据块，以形成固定数量的m-字节第一码字。方法给固定数量的m-字节第一码字预置第一前
缀，以形成纠错物理帧。第一前缀包括设置为第一值的纠错指示和设置为第二值的附加数
据指示。方法以固定的传输数据速率传输纠错物理帧。

[0023] 方法控制数据源以提高源帧的数据速率。方法以提高的输入数据速率在编码器处接收源帧。方法从以提高的输入数据速率接收的源帧读取固定数量的n-字节数据块。方法
将(m-n)-字节填充块附加到来自以提高的数据速率接收的源帧的每个n-字节数据块，以形
成固定数量的m-字节第二码字。方法给固定数量的m-字节第二码字预置第二前缀，以形成
填充的物理帧，第二前缀包括设置为第二值的纠错指示和设置为第二值的附加数据指示。
方法以固定的传输数据速率传输填充的物理帧。

[0024] 方法检测源帧的输出数据速率什么时候等于第二数据速率，第二速率高于第一速率。方法以第二输入数据速率在编码器处接收源帧。方法从以第二输入数据速率接收的源
帧读取固定数量的m-字节数据块。方法给来自以第二输入数据速率接收的源帧的固定数量
的m-字节数据块预置第三前缀，以形成附加数据物理帧，第三前缀包括设置为第二值的纠
错指示和设置为第一值的附加数据指示。方法以固定的传输数据速率传输附加数据物理
帧。

[0025] 在另一方面中，本公开的实施方式提供接收数据的方法。在一个实施方式中，方法包括在解码器处接收物理帧。物理帧包括固定数量的m-字节码字和前缀。前缀包括纠错指
示和附加数据指示。如果纠错指示设置为第一值且附加数据指示设置为第二值，则方法操
作解码器对物理帧的每个码字执行纠错以输出n-字节数据块，其中n是小于m的整数。如果
纠错指示设置为第二值且附加数据指示设置为第二值，则方法操作解码器丢弃来自物理帧
的每个码字的(m–n)-字节填充块以输出n-字节数据块。如果纠错指示设置为第二值且附加
数据指示设置为第一值，则方法操作解码器输出物理帧的每个码字作为m-字节数据块。

[0026] 在另一方面中，本公开的实施方式提供数据发射机。在一个实施方式中，发射机包括数据源和编码器。编码器包括m-字节输入数据部件。输入数据部件包括n-字节第一部分，
其耦合为接收来自数据源的n-字节数据块；以及(m–n)-字节第二部分，其耦合为接收来自
数据源的(m–n)-字节附加数据块。奇偶校验计算器被耦合为接收来自输入数据部件的第一
部分的n-字节数据块和计算(m–n)-字节奇偶校验块。延迟部件被耦合为接收来自输入数据
部件的第一部分的n-字节数据块。编码器包括填充字节源。第一选择器耦合为接收来自填
充字节源的填充字节和来自数据输入部件的第二部分的附加数据块。第一选择器可操作为
选择性地输出填充字节或附加数据块。第二选择器耦合到第一选择器和奇偶检验计算器。
第二选择器可操作为选择性地输出第一选择器的输出或奇偶检验块。码字部件耦合到第二
选择器和延迟部件。编码器控制器可操作为控制所述数据源在附加数据指示设置为第一值
的情况下，给编码器提供n-字节数据块，在附加数据指示设置为第二值的情况下，给编码器
提供m-字节数据块。控制器可操作为控制第一选择器在附加数据指示设置为第一值的情况
下，将附加数据块输出到第二选择器，在附加数据指示设置为第二值的情况下，将填充块输
出到第二选择器。控制器可操作为控制第二选择器在纠错指示设置为第一值的情况下，将
来自奇偶校验计算器的奇偶校验块输出到码字部件，在纠错指示设置为第二值的情况下，
将第一选择器的输出输出到码字部件。

[0027] 在另一个方面，本公开的实施方式提供数据接收机。在一个实施方式中，接收机包括耦合为接收固定大小的物理帧的物理帧源。物理帧包括前缀和多个m-字节码字。每个前
缀包括附加数据指示和纠错指示。接收机包括耦合为接收来自物理帧源的物理帧的解码
器。解码器包括耦合为按顺序接收来自物理帧源的m-字节码字的输入数据部件。输入数据
部件包括接收n-字节数据块的第一部分和接收(m-n)-字节第二块的第二部分。第一门
(gate)被耦合为接收来自输入数据部件的第二部分的第二块。纠错解码器耦合为接收来自
输入数据部件的第二部分的第二块和来自输入数据部件的第一部分的数据块。解码器包括
耦合为接收来自纠错解码器的输出的第二门。随机存取存储器(RAM)耦合为接收来自输入
数据部件的第一部分的数据块和来自第二门的输出。m-字节输出数据部件耦合为接收来自
RAM的n-字节数据块和接收来自第一门的(m-n)-字节附加数据。解码器包括解码器控制器，
其可操作为读取从物理帧源接收的物理帧的前缀，以确定附加数据指示和纠错指示的设
置。控制器可操作为，如果附加数据指示设置为第一值，则开启第一门，如果附加数据指示
设置为第二值，则关闭第一门。控制器可操作为，如果纠错指示设置为第一值，则开启第二
门，如果纠错指示设置为第二值，则关闭第二门。

附图说明

[0028] 当与附图一起阅读时，从以下具体的描述中可以最好地理解本公开的各个方面。需要强调的是，根据行业中的标准实践，各个特征并没有按比例绘制。事实上，为了讨论的
清晰，各个特征的尺寸可以被任意地扩大或减小。

[0029] 图1是单-通道TDM PON系统的实施方式的框图。

[0030] 图2是说明在FEC开启和XD关闭时的XG-PON1的PHY物理帧中的奇偶校验字节的插入和形成的实施方式的绘图表示。

[0031] 图3是说明在FEC关闭和XD关闭时的XG-PON1的PHY物理帧中的填充字节的插入和形成的实施方式的绘图表示。

[0032] 图4是说明在FEC关闭和XD开启时的XG-PON1中形成PHY帧的实施方式的绘图表示。

[0033] 图5是说明PON1PSBd结构的实施方式的绘图表示。

[0034] 图6是根据一个实施方式的具有动态FEC开-关控制的XG-PON1下行OLT编码器的框图。

[0035] 图7是根据一个实施方式的具有动态FEC开-关控制的XG-PON1下行ONU解码器的框图。

[0036] 图8是FEC解码器的实施方式的框图。

[0037] 图9A-9C包括动态FEC开-关编码的实施方式的流程图。

[0038] 图10A-10C包括动态FEC开-关解码的实施方式的流程图。

[0039] 详细描述

[0040] 该描述旨在结合附图来阅读，附图被认为是整个书面说明书的一部分。在描述中，相关的术语，诸如“较低”、“上面”、“水平”、“垂直”、“以上”、“以下”、“上”、“下”、“顶部”、“底部”以及其派生词(例如，“水平地”、“向下地”、“向上地”，等等)应该被解释为指的是在讨论下的附图中所描述或示出的方向。这些相关的术语是为了描述的方便并且不要求在特定的
方向上构造装置或操作装置。关于耦合的术语以及相似的术语，诸如“连接的”和“相互连
接”是指其中设备或节点处于直接或间接电通信的关系，除非另有明确描述。

[0041] 应该理解的是，以下公开提供很多不同的实施方式或实现各个实施方式的不同特征的实例。组件和布置的特定实例在以下进行描述以简化本公开。当然，这些仅仅是实例并
不旨在限制。本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清晰
的目的，并不在其中指示各个实施方式和/或所讨论的配置之间的关系。

[0042] 参考图1，传统的TDM/TDMA PON系统包括单个OLT110和多个ONU120，其由包括光纤馈线或光纤光缆140、分光器150和多个配线光纤160的光配线网络(ODN)170互连。这样的
PON系统支持提供独有的下行线路速率和独有的上行线路速率的单个双向波长通道。所有
ONU120支持固定的下行波长和上行波长以及下行线路速率和上行线路速率的固定组合。

[0043] 前向纠错属于XG-PON1协议栈的PHY适配子层，其给具有形成改进光介质上发送的信号的检测、接收和描绘特性的比特流的目标的XGTC成帧子层提供服务。

[0044] 参考图2，XGTC成帧子层给PHY适配子层提供XGTC帧210形成中的服务数据单元，其包括XGTC头211和XGTC载荷213，并且具有135432个字节的固定长度。在PHY适配子层中，
XGTC帧210被分为627个数据块220，每个数据块包括216个字节。FEC编码器(以下将被详细
描述)将奇偶校验块230添加到每个数据块220，以形成248-字节长的码字240。奇偶校验块
230是32字节长。最后，下行物理同步块(PSBd)250被预置到627码字240的串的每个中，以形
成PHY帧260。PSBd是24字节长。因此，PHY帧260的总的大小是155520个字节。

[0045] 根据本公开的实施方式，XG-PON1中的动态FEC的开-关控制定义了形成PHY帧260的多个可选方案。一旦关闭FEC编码器，XGTC成帧子层的客户端数据路径可以花费有限的时
间执行合适的流程控制操作并且赶上提高的数据速率。在这期间，如在图3中所述，填充块
330替代奇偶校验块230被添加到每个数据块220。填充块330的大小与奇偶校验块230的大
小相同，即，32字节。通过将PSBd 250预置到627个填充数据块340的串的每个中来形成PHY
帧360,。每个填充数据块340具有248字节的长度。因此，PHY帧360的总的大小也是155520字
节。

[0046] 最终，XGTC成帧子层的数据路径赶上了提高的数据速率，并且PHY帧的形成变得与图4一致。在FEC完全关闭时的XGTC帧410具有155496字节的大小。物理适配子层将XGTC帧
410分为627个数据块420，每个数据块具有248字节的大小，但是使每个数据块保持完整。再
次地，PSBd250被预置到每个XGTC帧410以形成155520字节的PHY帧460。

[0047] 为了确保具有动态变化结构的PHY帧可以由ONU正确地解析，本公开的实施方式在PSBd 250中引入FEC开/关指示比特或标记和XD(附加数据)开/关指示比特或标记，以指示
ONU FEC编码器PHY帧是如何形成的。参考图5，PSBd 250具有24个字节的大小，并且它包括
8-字节PSync域510、8-字节超帧结构域520和8-字节PON-ID结构域530。PSync域510用来描
述PHY帧。由混合纠错方法(HEC)保护的超帧结构域520携带PHY帧的序号，并且由ONU用来与
下行信号同步。也由HEC方法保护的PON-ID结构域530携带便于在PON上进行操作的信息，包
括：8-比特PON-ID类型(PIT)域540；携带不旨在由ONU处理的私有操作信息的32-比特PON-
ID域550；携带到达扩展器或OLT的发送光等级的11-比特TOL域560；以及13-比特HEC域570。

[0048] 在目前由G.987.3修正案1修正的生效的G.987.3下，保留PSBd结构内的PIT域540的四比特为将来使用。在图5的实施方式中，分配两个保留比特来携带FEC和XD指示，以支持
XG-PON1系统和基于XG-PON1的NG-PON2TWDM-PON系统的下行链路上的动态FEC开-关控制。
在图5的实施方式中，FEC比特545指示在FEC奇偶校验计算的过程中获得的奇偶校验字节是
否已经插入码字中，并且XD比特547指示常规数据字节是否已经插入码字中代替奇偶校验
字节或填充字节。PIT域540的剩余比特包括一个保留比特541、三个ODN类别比特543和两个
保留比特549。

[0049] 根据本公开的OLT编码器装置600的一个实施方式在图6中示意性的示出。编码器600工作于数据块等级。编码器控制器630控制数据源610(XGTC成帧子层)以提供数据输入
部件620，其提供对从数据源610接收的数据的暂时性存储。根据动态FEC和XD开/关状态，数
据块可以具有码字的长度或仅具有以可变的数据速率的码字的数据部分的长度。更特别的
是，在以上(248,216)实例中，数据块可以是216-字节的常规数据块，在FEC指示比特或标记
是开启并且XD指示比特或标记是关闭(如在图2中所示)的情况中或在FEC指示比特或标记
是关闭并且XD指示比特或标记是关闭(如在图3中所示)的情况中，该数据块保留在数据输
入部件620的第一部分621中。在FEC指示比特或标记是关闭并且XD指示比特或标记是开启
(如在图4中所示)的情况中，数据块可以是248-字节的扩展数据块，其中数据块的216字节
被保留在第一部分621中并且附加数据的32字节被保留在第二部分623中。FEC和XD的开-关
状态由控制台625提供到编码器控制器630。

[0050] 编码器600同时将数据输入620的第一部分621中的数据提供给奇偶校验计算器640和FIFO延迟线路650。编码器600也将数据输入部件620的第二部分623中的附加数据(如
果有)提供给第一选择器660。编码器600包括填充块源670，其将填充块提供给第一选择器
660，该填充块的内容可以是任意的。编码器控制器630根据XD状态，控制第一选择器660将
第二部分623中的填充块或附加数据(如果有)提供给第二选择器680。如果XD指示比特或标
记是开启，控制器630控制第一选择器660将附加数据提供给FEC选择器680。如果XD指示比
特或标记是关闭，控制器630控制第一选择器660将填充块提供给FEC选择器680。控制器630
也将控制第二选择器660的比特指示信号XD插入到PSBd250中，用于到ONU的传输。

[0051] 延迟650馈送数据输入部件620的第一部分621中的216-字节数据，以构成248-字节物理层码字的216字节，其保留在248-字节数据输出部件690中。编码器660将奇偶校验计
算器640的奇偶校验字节输出提供给第二选择器680。编码器控制器630根据FEC状态，控制
第二选择器680以提供第一选择器660的输出(填充块或附加数据)或奇偶校验计算器640的
奇偶检验块的输出以构成保留在输出部件690中的码字的剩余32个字节。如果XD指示比特
或标记是开启，控制器630控制第二选择器680将奇偶校验字节提供给码字。如果FEC指示比
特或标记是关闭，控制器630根据XD状态，控制第二选择器680将填充块670或附加数据部分
623提供给码字。

[0052] 编码器600将已编码的码字按顺序链接到可以包括627个码字的物理帧中。控制器630也将控制第一选择器660和第二控制器680的XD和FEC指示比特或标记分别插入物理层
帧的前缀中，诸如PSBd 250中用于到ONU的传输。当编码器600已形成或链接了627个码字
时，PSBd 250被预置到累积的码字以形成PHY帧用于到ONU120的传输。

[0053] 根据本公开的解码器器装置700的实施方式在图7中示意性的示出。在图7的实施方式中，解码器700对PHY帧中接收的248-字节码字进行解码。每个码字包括216-字节数据
块和32-字节第二块，根据FEC和XD的开/关状态，该32-字节第二块可以是奇偶校验块、填充
块或附加数据块。

[0054] 解码器700接收数据输入部件710中的码字，该数据输入部件710包括保留在码字的数据块部分的216-字节第一部分720和保留在码字的第二部分的32-字节第二部分730，
码字的第二部分可以是奇偶校验块、填充块或附加数据块。解码器700将码字的数据块部分
的第一部分720的内容同时提供给FEC解码器760和随机存取存储器(RAM)770。解码器700将
可以是奇偶校验块、填充块或附加数据块的第二部分730的内容同时提供给FEC解码器760
和第一门780。

[0055] 参考图8可以对FEC解码器760的操作进行更好的理解。包括数据块820的数据字节和奇偶校验块830的奇偶校验字节、并且在通信链路上传输时可能遭受损坏的已接收码字
810被呈现给FEC解码器840并且同时存储在RAM850中。FEC解码器840包括接收数据块820和
奇偶校验块830的故障计算器860。故障计算的结果被转发到错误位置估计器870和错误程
度估计器880，如果有任何损坏的字节，该错误位置估计器870将识别已损坏的字节，该错误
程度估计器880评估每个位置的纠错向量。纠错计算器890通过在纠错向量和为RAM850中的
每个受影响的位置存储的数据字节之间执行异或操作来实现纠错，以输出纠错的数据块
895。

[0056] 返回图7，对于从OLT到ONU的下行传输的每个PHY帧，PSBd 250将FEC和XD比特或标记的值传送到解码器控制器790。解码器控制器840还使用XD指示或标记来控制第一门780。
如果XD指示比特或标记是开启，解码器控制器790开启第一门780，以将是附加数据块的第
二部分730的内容传送到输出数据部件793的附加数据部分791。如果XD指示比特或标记是
关闭，控制器790关闭第一门780以阻止保留在第二部分730中的奇偶校验块或填充块到输
出数据块793的传送。如果FEC指示比特或标记是开启，解码器控制器790开启第二门785以
将FEC解码器760的输出传送到RAM770。如果FEC指示比特或标记是关闭，解码器控制器790
关闭第二门785以阻止FEC解码器760的输出到RAM770的传送。RAM770根据FEC指示比特或标
记的状态，将纠错的或未纠错的216-字节数据块输出到输出数据部件793的数据块部分
795。解码器700将输出数据部件793的内容和32-字节附加数据块提供到客户端数据797，该
输出数据部件793的内容可以是216-字节纠错的数据块或216-字节未纠错的数据块。

[0057] 为了总结解码器700的操作，如果FEC指示比特或标记是开启并且XD指示比特或标记是关闭，解码器700将纠错的216-字节数据输出到客户端数据797。如果FEC指示比特或标
记是关闭并且XD指示比特或标记是关闭，解码器700将未纠错的216-字节数据输出到客户
端数据797。如果FEC指示比特或标记是关闭并且XD指示比特或标记是开启，解码器700将包
括未纠错的数据块和附加数据块的248-字节数据块输出到客户端数据797。

[0058] 图9A-9C包括根据本公开的发射机处理的实施方式的流程图。首先参考图9A，最初将FEC指示比特或标记设置为开启并且XD指示比特或标记设置为关闭，如在框901所指示
的。发射机以第一数据速率接收源帧，例如该第一数据速率可以是每125微秒每帧135432字
节(8.667648Gbps)，如在框903所指示的。然后在框905，发射机设置常量k等于1。则在框
907，发射机从源帧读取第一个或下一个n-字节数据块k。为了图9A-9C的流程图一般使用
(m,n)表示法，其可以表示如上所讨论的(248,216)。因此，n可以是216。在框909，发射机计
算数据块k的(m-n)(例如，248-216＝32)个奇偶校验字节，并且在框911，将(m-n)个奇偶校
验字节添加到数据块k以形成m-字节码字，其中例如m可以是248。然后，在框913，发射机将
码字k添加到PHY帧，并且在决定框915确定是否k等于K，例如K可以是627。如果k不等于K，在
框917，发射机设置k＝k+1，并且处理返回到框907。如果k＝K，其指示PHY帧是完整的，在框
919，发射机预置具有设置为开启的FEC和设置为关闭的XD的PSBd，并且在框921，输出PHY
帧。然后，在决定框923，发射机确定FEC是否已被取消。如果FEC未被取消，处理回到框905。
如果FEC已被取消，处理继续到图9B。

[0059] 现在参考图9B，在框925，发射机将FEC设置为关闭，并且在框927，提高输入数据速率。然后在框929，发射机接收源数据帧，并且在框931，设置常量k等于1。在框933，发射机从源数据帧读取第一个或下一个n-字节数据块k，并且在框935，将(m-n)个填充字节添加到数
据块k以形成码字k。然后在框937，发射机将码字k添加到物理帧，并且在决定框939确定是
否k等于K。如果k不等于K，在框941，发射机设置k＝k+1，并且处理返回到框933。如果k等于
K，在框943，发射机预置具有设置为关闭的FEC和设置为关闭的XD的PSBd，并且在框945，输
出PHY帧。然后，在决定框947，发射机确定输入数据速率是否等于第二数据速率。例如第二
数据速率可以是每125微秒每帧155496字节(9.951744Gbps)，如果输入数据速率不等于第
二数据速率，处理返回到框929。如果输入数据速率等于第二数据速率，处理继续到图9C。

[0060] 现在参考图9C，在框949，发射机将XD设置为开启。然后在框951，发射机接收源数据帧，并且在框953，设置常量k等于1。在框955，发射机从源帧读取第一个或下一个m-字节
数据块k，例如其中m可以是248。然后在框957，发射机将数据块k添加到物理帧，并且在决定
框959，确定是否k等于K。如果k不等于K，在框961，发射机设置k＝k+1，并且处理返回到框
953。如果k等于K，在框963，发射机预置具有设置为关闭的FEC和设置为开启的XD的PSBd，并
且在框955，输出PHY帧。然后，在决定框967，发射机确定是否有更多的源数据。如果有更多
的源数据，处理返回到951。如果没有更多的源数据，处理结束。因此，根据图9A-9C的处理使
发射机能够从具有例如8.667648Gbps的输入数据速率的FEC处理模式动态转换到例如
9.951744Gbps的输入数据速率，同时保持例如9.95328Gbps的输出数据速率，因此将下行线
路的有效容量从大约87.1％提高到将近100％而没有数据损耗。

[0061] 图10A-10D包括根据本公开的接收机处理的实施方式的流程图。首先参考图10A，接收机接收PHY帧，框1001。在框1003，接收机读取PBSd以确定FEC和XD开/关状态。如果FEC
指示比特或标记是开启，如在决定框1005所确定的，接收机对PHY帧执行FEC处理，如通常在
框1007所指示的并且在图10B中详细示出，并且返回到框1001。如果FEC指示比特或标记不
是开启，在决定框1009，接收机确定XD指示比特或标记是否是开启。如果XD指示比特或标记
是开启，接收机执行附加数据处理，如通常在框1011所指示并且在图10B中详细示出的，并
且返回到框1001。如果XD指示比特或标记不是开启，接收机执行填充数据处理，如通常在框
1013所指示并且在图10D中详细示出的，并且返回到框1001。

[0062] 现在参考图10B，示出了根据本公开的接收机的FEC处理的实施方式的流程图。在框1015，接收机设置常量k等于1。接收机从PHY帧读取第一个或下一个m-字节数据块k，如在
框1017所指示的，其中m例如可以是248。然后，在框1019，接收机使用来自码字k的m-n个奇
偶校验字节对码字k执行纠错，其中n例如可以是216。然后，在框1021，接收机输出纠错的n-
字节数据块，并且在决定框1023，确定是否k等于K，K是PHY帧中的码字数。如果k不等于K，在
框1025，接收机设置k＝k+1，并且处理返回到框1017。如果k等于K，处理返回到图10A的框
1001，以接收另一个PHY帧。

[0063] 现在参考图10C，示出了根据本公开的接收机的附加数据处理的实施方式的流程图。在框1027，接收机设置k等于1，并且从PHY帧读取第一或下一个m-字节码字k，如在框
1029所指示的。然后，在框1031，接收机输出m-字节码字k作为m-字节数据块k，并且在决定
框1033确定是否k等于K。如果k不等于K，在框1035，接收机设置k等于K加1，并且处理返回到
框1027。如果k等于K，处理返回到图10A的框1001，以接收另一个PHY帧。

[0064] 现在参考图10D，示出了根据本公开的接收机的填充处理的实施方式的流程图。在框1037，接收机设置k等于1，并且从PHY帧读取第一个或下一个m-字节码字k，如在框1039所
指示的。然后，在框1041，接收机丢弃来自码字k的m-n个填充字节，并且在框1043，输出剩余
的n-字节数据块k。然后在决定框1045，接收机确定是否k等于K。如果k不等于K，在框1047，
接收机设置k等于K加1，并且处理返回到框1037。如果k等于K，处理返回到图10A的框1001，
以接收另一个PHY帧。

[0065] 虽然本发明的各个实施方式已经在上面进行了描述，应该理解的是，这些实施方式仅仅是通过实例的方式提出，并不是限制。同样地，各个图可以描绘本发明的实例的结构
或其它配置，这些图是为了帮助理解可包括在本发明中的特征和功能。本发明并不受到示
出的实例结构或配置的限制，而是可以使用各种可替代的结构和配置实现。此外，本发明是
根据各个示例性实施方式和实现方式在以上进行了描述，但是应该理解的是，在一个或多
个单独的实施方式中所描述的各个特征和功能不限于它们所描述的对特定实施方式的应
用性，而是可以单独或在一些组合中应用到本发明的一个或多个其他实施方式中，这些实
施方式是否进行描述以及这些特征是否提出都作为所描述的实施方式的一部分。因此，本
发明的广度和范围不应该受到任何上面所描述的示例性实施方式的限制。

[0066] 本文档中所描述的一个或多个功能可以由适合的配置模块执行。本文中所使用的术语“模块”指的是由一个或多个处理器、固件、硬件以及执行本文所描述的相关功能的这
些元件的任何组合执行的软件。此外，为了讨论的目的，各个模块被描述为离散的模块；然
而，对于本领域的技术人员明显的是，根据本发明的实施方式，两个或更多模块可以组合以
形成执行相关的功能的单个模块。

[0067] 此外，本文档所描述的一个或多个功能可以通借助存储在“计算机程序产品”、“计算机可读介质”及类似物中的计算机程序代码来执行，本文所使用的“计算机可读介质”通
常是指诸如存储器存储设备或存储单元的介质。这些以及其他形式的计算机可读介质可以
涉及存储一个或多个指令，这些指令由处理器用来使处理器执行特定的操作。这样的指令
通常称为“计算机程序代码”(可以计算机程序或其它分组形式被分组)，当执行该计算机程
序代码时，能够使计算系统执行期望的操作。

[0068] 应该理解的是，为了清晰的目的，以上描述参考不同的功能单元和处理器对本发明的实施方式进行了描述。然而，很明显，可以使用不同功能单元、处理器或域之间的功能
的任何合适的分配，而不背离本发明。例如，由单独的单元、处理器或控制器所执行的说明
的功能可以由相同的单元、处理器或控制器执行。因此，对特定功能单元的参考仅仅被看作
是对提供描述的功能的合适的方法的参考，而非表示严格的逻辑或物理结构或组织。