显示设备

摘要

一种显示设备，包括：第一和第二数据驱动器，配置成在接收到电源电压时检查与时序控制器的通信可用性；同步单元，配置成在第一和第二数据驱动器都可用于与时序控制器进行通信时输出DPM信号；以及电源模块，配置成响应于同步单元输出的DPM信号，向第一和第二数据驱动器提供高电位电压。

权利要求

1.一种显示设备，包括：

第一数据驱动器和第二数据驱动器，配置成在接收到电源电压时检查与时序控制器的通信可用性；

同步单元，配置成在所述第一数据驱动器和第二数据驱动器都可用于与时序控制器进行通信时输出DPM信号；以及电源模块，所述电源模块响应于所述同步单元输出的DPM信号，向所述第一数据驱动器和第二数据驱动器提供高电位电压，其中所述第一数据驱动器在可与所述时序控制器进行数据通信的时候向所述时序控制器传送第一锁定信号，并且所述第二数据驱动器在可与所述时序控制器进行数据通信的时候向所述时序控制器传送第二锁定信号，其中所述同步单元从所述时序控制器接收所述DPM信号以及所述第一锁定信号和第二锁定信号，并且如果所述第一锁定信号和第二锁定信号都具有高逻辑电平，向所述电源模块输出所述DPM信号。

2.如权利要求1所述的显示设备，其中所述第一数据驱动器和第二数据驱动器同时向至少一条数据线提供数据电压。

说明书

显示设备

[0001] 本申请要求享有2014年4月29日提交的韩国专利申请10-2014-0051877的优先权，其中作为参考，在这里以全面阐述的方式引入了所述申请，以便用于任何目的。

技术领域

[0002] 本发明涉及一种能够防止因为源极驱动IC发生故障而导致源极驱动IC烧毁的显示设备。

背景技术

[0003] 显示设备包括用于向显示面板的数据线提供数据电压的多个源极驱动集成电路(以下将其称为“IC”)、用于按顺序向显示面板的栅极线提供栅极脉冲(或扫描脉冲)的多个栅极驱动IC、以及用于控制驱动IC的时序控制器。

[0004] 时序控制器通过诸如微型低电压差分信号(LVDS)接口之类的接口，向源极驱动IC提供数字视频数据、用于采样数字视频数据的时钟、用于控制源极驱动IC的操作的控制信号等等。源极驱动IC将时序控制器输入的数字视频数据转换成模拟数据电压，并将其提供给数据线。

[0005] 当通过微型LVDS接口以多分支(multi-drop)的方式连接时序控制器和源极驱动IC时，在时序控制器与源极驱动IC之间需要很多条线路，包括R数据传输线、G数据传输线、B数据传输线、用于控制源极驱动IC的操作时序和极性转换的控制线、时钟传输线等等。作为示例，在RGB数据传输中，RGB数字视频数据和时钟均通过微型LVDS接口以差分信号对的方式传输。因此，当同时传输奇数数据和偶数数据时，在时序控制器与源极驱动IC之间需要至少14条线路来传输RGB数据。如果RGB数据的长度是10比特，则需要18条线路。因此，需要在安装于时序控制器与源极驱动IC之间的源极印刷电路板上形成众多的线路，这使得很难减小源极PCB的宽度。

[0006] 本申请人在以下专利申请中提出了一种以点对点的方式连接时序控制器与源极驱动IC以便将时序控制器与源极驱动IC之间的线路数量减至最少并且使信号传输稳定的新信号传输协议(以下将其称为“内置式面板接口(EPI)协议”)：韩国专利申请10-2008-0127458(2008年12月15日提交)，美国专利申请12/543,996(2009年8月19日提交)，韩国专利申请10-2008-0127456(2008年12月15日提交)，美国专利申请12/461,652(2009年8月19日提交)，韩国专利申请10-2008-0132466(2008年12月23日提交)，以及美国专利申请12/
547,341(2009年8月7日提交)。

[0007] EPI协议满足以下接口规范(1)-(3)。

[0008] (1)时序控制器的发送端以点对点的方式，经由各数据线对连接到源极驱动IC的接收端，而不共享这些线路。

[0009] (2)在时序控制器与源极驱动IC之间不连接任何单独的时钟线对。时序控制器经由数据线对，向源极驱动IC传送各自伴随有时钟信号的视频数据和控制数据。

[0010] (3)在每一个源极驱动IC中都内置了用于时钟和数据恢复(CDR)的时钟恢复电路。时序控制器向源极驱动IC传送时钟训练图案信号或前导码信号，以便锁定时钟恢复电路的输出的相位和频率。当经由数据线对输出时钟训练图案信号和时钟信号时，源极驱动IC中内置的时钟恢复电路产生内部时钟。

[0011] 当锁定了每一个内部时钟的相位和频率时，源极驱动IC反馈回用于指示稳定输出的具有高逻辑电平的锁定信号LOCK，以作为时序控制器的输入。该锁定信号是通过与时序控制器以及最后一个源极驱动IC相连的锁定反馈信号线，作为输入被反馈回时序控制器的。

[0012] 在EPI协议中，如上所述，在传送输入图像的控制数据和视频数据之前，时序控制器将时钟训练图案信号传送到源极驱动IC。源极驱动IC的时钟恢复电路基于该时钟训练图案信号，输出内部时钟以便恢复时钟，并执行时钟训练操作。当稳定地锁定了每个内部时钟的相位和频率时，每个源极驱动IC的时钟恢复电路和时序控制器建立数据链路。在与时序控制器建立了数据链路之后，源极驱动IC向下一个源极驱动IC发送锁定信号。响应于从最后一个源极驱动IC接收的锁定信号，时序控制器开始向源极驱动IC传送控制数据和视频数据。

[0013] 在这个过程中，锁定信号可能会因为源极驱动IC异常或故障而未被发送至下一个源极驱动IC。在这种情况下，锁定信号不会到达时序控制器，而且，时序控制器也不能向源极驱动IC提供数据电压。

[0014] 近来，同时向数据线两端供应数据电压的方法已被使用，以便补偿在向大面积面板提供数据电压期间由于源极驱动IC与数据线之间的距离而发生的数据电压降。换言之，第一源极驱动IC与数据线的一端相连，并且第二源极驱动IC与数据线的另一端相连。由此，第一和第二源极驱动IC向每一条数据线提供数据电压。在EPI协议中，如果第一和第二源极驱动IC中的一些未能与时序控制器建立数据链路，那么它们将无法向数据线提供数据电压。而另一方面，正常工作的源极驱动IC会从数据线的另一端提供数据电压。由此，当数据线从与一端相连的正常工作的源极驱动IC接收数据电压时，在另一端形成的源极驱动IC会被灌电流(sink current)烧毁。

发明内容

[0015] 本发明的例示实施例提供了一种显示设备，包括：第一数据驱动器和第二数据驱动器，配置成在接收到电源电压时检查与时序控制器的通信可用性；同步单元，配置成在所述第一数据驱动器和第二数据驱动器都可用于与时序控制器进行通信时输出DPM信号；以及电源模块，配置成响应于所述同步单元输出的DPM信号，向所述第一数据驱动器和第二数据驱动器提供高电位电压。

附图说明

[0016] 所包含的附图提供了对于本发明的进一步理解，这些附图被引入并构成了本说明书的一部分，其示出了本发明的实施例，并且与说明书一起用于说明本发明的原理。在附图中：

[0017] 图1是显示根据本发明的显示设备的视图；

[0018] 图2是显示时序控制器和源极驱动IC的CDR电路的视图；

[0019] 图3是显示根据本发明的同步单元的视图；

[0020] 图4是显示用于时序控制器与源极驱动IC之间的信号传输的EPI协议的波形图；

[0021] 图5是显示根据EPI协议的一个数据分组的长度的视图；

[0022] 图6是显示在水平消隐周期中传送的EPI信号的波形图；

[0023] 图7显示的是源极驱动IC的内部电路结构；以及

[0024] 图8是显示根据本发明的用于驱动液晶显示设备的方法的时序图。

具体实施方式

[0025] 现在将会详细参考附图中举例示出的本发明的实施例。在附图中将尽可能地始终使用相同的参考数字来引用相同或相似的部分。应该注意的是，如果确定已知技术有可能会误导本发明的实施例，那么将会省略关于已知技术的详细描述。

[0026] 本发明的显示设备可作为平板显示器来实施，例如液晶显示器(LCD)，场发射显示器(FED)，等离子显示面板(PDP)，或是有机发光二极管显示器(OLED)。应该注意的是，在后续的例示实施例中，虽然作为示例描述的是液晶显示器，但是本发明的显示设备并不仅限于该示例。

[0027] 参考图1，根据本发明例示实施例的液晶显示设备包括：液晶显示面板10，时序控制器20，第一数据驱动器31和第二数据驱动器32，以及栅极驱动IC 40。

[0028] 液晶显示面板10包括在基板之间形成的液晶层。液晶显示面板10包括通过数据线DL与栅极线GL的交叉而以矩阵形式设置的液晶单元。

[0029] 在液晶显示面板10的TFT阵列基板上形成像素阵列，该像素阵列包括数据线DL，栅极线GL，TFT以及存储电容器。液晶单元是通过在经由TFT施加了数据电压的像素电极、与施加了公共电压的公共电极之间的电场驱动。TFT的栅极电极与栅极线GL相连，TFT的漏极电极与数据线DL相连。TFT的源极电极与液晶单元的像素电极相连。TFT响应于经由栅极线GL提供的栅极脉冲而导通，以便从数据线DL向液晶单元的像素电极提供数据电压。在液晶显示面板10的滤色器基板上形成黑矩阵、滤色器、公共电极等等。在液晶显示面板10的TFT阵列基板和滤色器基板上分别附着偏振器，并且在这些基板上分别形成用于设置液晶的预倾角的取向层。在液晶显示面板10的TFT阵列基板与滤色器阵列基板之间可以形成用于保持液晶单元Clc的单元间隙的衬垫料。

[0030] 液晶显示面板10既可以用垂直电场驱动方式来实施，例如扭曲向列(TN)模式和垂直配向(VA)模式，也可以用水平电场驱动方式来实施，例如共面转换(IPS)模式和边缘场切换(FFS)模式。本发明的液晶显示设备可以采用任何形式来实施，这其中包括透射式液晶显示器，半透射式液晶显示器以及反射式液晶显示器。透射式液晶显示器和半透射式液晶显示器需要背光单元。背光单元可以是直下式背光单元或边缘式背光单元。

[0031] 时序控制器20通过诸如低电压差分信号(LVDS)接口和最小化传输差分信号(TMDS)接口等接口，从外部主机系统(未显示)接收外部时序信号，例如垂直/水平同步信号Vsync/Hsync，数据使能信号DE以及主时钟信号CLK。时序控制器20经由数据线对，串行连接到源极驱动IC SIC#1-SIC#8。时序控制器20进行操作以满足前述的EPI协议，并且将输入图像的数字视频数据传送到源极驱动IC SIC#1-SIC#8，并对源极驱动IC SIC#1-SIC#8和栅极驱动IC40的操作时序进行控制。时序控制器20将输入图像的时钟训练图案信号、控制信号以及数字视频数据转换成差分信号对，并且根据EPI协议所定义的信号传输标准，将所述差分信号对经由数据线对串行传送到源极驱动IC SIC#1-SIC#8。

[0032] 在从最后一个源极驱动IC SIC#4接收到具有高逻辑电平的锁定信号LOCK之后，时序控制器20向源极驱动IC SIC#1-SIC#8串行传送各自内置有EPI时钟的控制数据和视频数据。所述控制数据包括源极控制数据，所述源极控制数据用于控制从源极驱动IC SIC#1-SIC#8输出的数据电压的输出时序、以及所述数据电压的极性。所述控制数据可以包括用于控制栅极驱动IC 40的操作时序的栅极控制数据。

[0033] 时序控制器20接收来自第一数据驱动器31的第四源极驱动IC SIC#4的第一锁定信号，并且将所述第一锁定信号LOCK_UP发送到同步单元50。此外，时序控制器20还接收来自第二数据驱动器32的第八源极驱动IC SIC#8的第二锁定信号，并且将所述第二锁定信号LOCK_DN发送到同步单元50。同时，时序控制器20还向同步单元50传送DPM信号。

[0034] 第一数据驱动器31和第二数据驱动器32接收来自时序控制器20的视频数据，并且通过使用电源模块60供应的高电位参考电压VDD和中电位参考电压HVDD，将所述视频数据转换成模拟数据电压。

[0035] 一旦接收到DC电源电压VCC，第一数据驱动器31和第二数据驱动器32检查用于产生内部时钟信号的CDR功能是否稳定。

[0036] 为了检查CDR功能的稳定性，首先将具有高逻辑电平的DC电源电压VCC输入第一源极驱动IC SIC#1的锁定信号输入端，所述第一源极驱动IC SIC#1是第一数据驱动器31的第一源极驱动IC。一旦接收到DC电源电压VCC，第一源极驱动IC SIC#1响应于时序控制器20提供的时钟训练图案信号，产生时钟恢复电路的输出。当锁定了所述输出的相位和频率、并且由此稳定了CDR功能时，第一源极驱动IC SIC#1向第二源极驱动IC SIC#2传送具有高逻辑电平的锁定信号。一旦接收到来自第一源极驱动IC SIC#1的锁定信号，则当时钟恢复信号的CDR功能稳定时，第二源极驱动IC SIC#2响应于时钟训练图案信号而向第三源极驱动IC SIC#3传送锁定信号。以这种方式，当第一数据驱动器31中包含的第一到第四源极驱动IC SIC#1-SIC#4的CDR功能都稳定时，作为最后一个源极驱动IC的第四源极驱动IC SIC#4便通过锁定反馈信号线，向时序控制器20传送具有高逻辑电平的第一锁定信号LOCK_UP。

[0037] 具有高逻辑电平的DC电源电压VCC被输入到第五源极驱动IC SIC#5的锁定信号输入端，其中所述第五源极驱动IC SIC#5是第二数据驱动器32的第一源极驱动IC。一旦接收到DC电源电压VCC，第五源极驱动IC SIC#5响应于从时序控制器20提供的时钟训练图案信号，产生时钟恢复电路输出。当锁定了所述输出的相位和频率、并且由此稳定了CDR功能时，第五源极驱动IC SIC#5向第六源极驱动IC SIC#6传送具有高逻辑电平的锁定信号。以这种方式，当第二数据驱动器32中包含的第五到第八源极驱动IC SIC#5-SIC#8的CDR功能都稳定时，作为最后一个源极驱动IC的第八源极驱动IC SIC#8便通过锁定反馈信号线，向时序控制器20传送具有高逻辑电平的第二锁定信号LOCK_DN。

[0038] 可以通过COG(玻上芯片)工艺或TAB(卷带自动结合)工艺，将第一数据驱动器31和第二数据驱动器32中包含的源极驱动IC SIC#1-SIC#8连接到液晶显示面板10的数据线。源极驱动IC SIC#1-SIC#8经由数据线对接收各自内置有EPI时钟的时钟训练图案信号、控制数据和视频数据。源极驱动IC SIC#1-SIC#8的CDR电路向其时钟恢复电路提供EPI时钟，以便产生视频数据的(RGB比特x 2个)内部时钟。通过使用相位锁定环路(以下将其称为“PLL”)或延迟锁定环路(以下将其称为“DLL”)，所述时钟恢复电路输出内部时钟和掩码信号，并且产生锁定信号LOCK。源极驱动IC SIC#1-SIC#8依照其内部时钟时序来采样输入图像的视频数据比特，然后将经过采样的RGB比特转换成并行数据。

[0039] 源极驱动IC SIC#1-SIC#8以码映射的方式，对经由数据线对输入的控制数据进行解码，并且恢复源极控制数据和栅极控制数据。响应于恢复后的源极控制数据，源极驱动IC SIC#1-SIC#8将输入图像的视频数据转换成正/负模拟视频数据电压，并且将其提供给液晶显示面板10的数据线DL。源极驱动IC SIC#1-SIC#8可以将栅极控制数据传送到至少一个栅极驱动IC 40。

[0040] 图2是显示时序控制器20和源极驱动IC SIC的CDR电路的视图。图2所示的源极驱动IC SIC是源极驱动IC SIC#1-SIC#4中的任何一个，并且其内部电路是CDR电路。

[0041] 参考图2，时序控制器20通过LVDS接口或TMDS接口，从主机系统接收输入图像的数字视频数据RGB。时序控制器20依据从主机系统输入的外部时序信号，通过使用内部时序控制信号生成电路来产生包括源极控制数据和栅极控制数据的控制数据。时序控制器20根据源极驱动IC和栅极驱动IC的时序，对通过LVDS接口或TMDS接口而从主机系统输入的时钟和数据RGB的时序进行重新对齐。此外，对于EPI传输来说，时序控制器20在每一个数据信号之间内置时钟，并且将所述时钟转换成差分信号对，并通过发送缓存器24来发送它。所述差分信号对是经由数据线对传送的。

[0042] 源极驱动IC SIC的接收缓存器25经由数据线对，接收从时序控制器20传送的差分信号对。源极驱动IC SIC的时钟恢复电路26根据接收到的EPI时钟来恢复内部时钟，并且源极驱动IC SIC的采样电路27根据内部时钟而分别从控制数据和数字视频数据中采样比特。

[0043] 可以通过TAP工艺，将栅极驱动IC 40连接到液晶面板的TFT阵列基板的栅极线，或者也可以通过GIP(板上栅极)工艺，直接在液晶显示面板10的TFT阵列基板上形成栅极驱动IC 40。响应于直接从时序控制器20接收或是经由源极驱动IC SIC#1-SIC#4接收的栅极控制数据，栅极驱动IC 40按顺序向栅极线GL提供与正/负模拟视频数据电压同步的栅极脉冲。

[0044] 同步单元50从时序控制器20接收第一锁定信号LOCK_UP和第二锁定信号LOCK_DN以及DRM信号。如果所有的输入信号都具有高逻辑电平，那么同步单元50将DPM信号输出至电源模块60。为此目的，如图3所示，同步单元50可以使用逻辑与运算符。

[0045] 响应于DPM信号，电源模块60产生高电位参考电压VDD和中电位参考电压HVDD，并且将所述HDD和VHDD提供给源极驱动IC SIC#1-SIC#8。

[0046] 图4是显示用于图2所示的时序控制器与源极驱动IC之间的信号传输的EPI协议的波形图。

[0047] 参考图4，时序控制器20在第一阶段(阶段-I)向第一数据驱动器31的第一到第四源极驱动IC SIC#1-SIC#4传送具有恒定频率的时钟训练图案信号(或前导码信号)。一旦通过锁定反馈信号线接收到具有高逻辑电平的第一锁定信号LOCK_UP，则时序控制器20继续到信号传输的第二阶段(阶段-II)。时序控制器20在第二阶段(阶段-II)向第一到第四源极驱动IC SIC#1-SIC#4传送控制数据。如果第一锁定信号LOCK_UP保持处于高逻辑电平，则时序控制器20继续到信号传输的第三阶段(阶段-III)，以向源极驱动IC SIC#1-SIC#4传送输入图像的视频数据(RGB数据)。类似地，时序控制器20在第一阶段(阶段-I)向第二数据驱动器32的第五到第八源极驱动IC SIC#5-SIC#8传送具有恒定频率的时钟训练图案信号。一旦通过锁定反馈信号线接收到具有高逻辑电平的第二锁定信号LOCK_DN，则时序控制器20继续到信号传输的第二阶段(阶段-II)。时序控制器20在第二阶段(阶段-II)向第五到第八源极驱动IC SIC#5-SIC#8传送控制数据。如果第二锁定信号LOCK_DN保持处于高逻辑电平，则时序控制器20继续到信号传输的第三阶段(阶段-III)，以向源极驱动IC SIC#5-SIC#8传送输入图像的视频数据(RGB数据)。

[0048] 在图4中，“Tlock”表示从开始向第一到第四源极驱动IC SIC#1-SIC#4或第五到第八源极驱动IC SIC#5-SIC#8输入时钟训练图案信号、直到锁定了第一到第四源极驱动IC SIC#1-SIC#4或第五到第八源极驱动IC SIC#5-SIC#8的时钟恢复电路的输出并将锁定信号反转成高逻辑电平H所耗费的时间。时间Tlock的长度至少是一个水平周期。一个水平周期是将数据写入在液晶显示面板10的一条水平线上排列的液晶单元所需要的时间。

[0049] 图5是显示根据EPI协议的一个数据分组的长度的视图。

[0050] 参考图5，根据EPI协议传送至第一到第八源极驱动IC SIC#1-SIC#8的一个数据分组包含多个数据比特以及在数据比特之前和之后分配的时钟比特。所述数据比特是控制数据或输入图像数字视频数据的比特。一个比特需要耗费一个UI(单位间隔)的时间来传送，这取决于液晶显示面板10的分辨率或数据比特数量。

[0051] 时钟比特被分配给介于两个相邻分组之一的数据比特与另一分组的数据比特之间的4个UI，其逻辑值可以是“0011(或L L H H)”。如果数据比特数量为10，那么一个分组可以包括30个UI的RGB数据比特以及4个UI的时钟比特。如果数据比特数量是8，那么一个分组可以包含24个UI的RGB数据比特以及4个UI的时钟比特。如果数据比特数量是6，那么一个分组可以包含18个UI的RGB数据比特以及4个UI的时钟比特。

[0052] 在EPI协议中，如图6所示，第一阶段(阶段-I)信号、第二阶段(阶段-II)信号以及第三阶段(阶段-III)信号是在每一个水平消隐周期中传送至源极驱动IC SIC#1-SIC#8。在图6中，“DE”是从主机系统传送至时序控制器20的数据使能信号，其脉冲宽度是一个水平周期。

[0053] 图7显示的是源极驱动IC SIC#1-SIC#8的内部电路结构。

[0054] 参考图7，第一到第四源极驱动IC SIC#1-SIC#4中的每一个向k条数据线D1-Dk提供正/负数据电压(其中k是正整数)。第五到第八源极驱动IC SIC#5-SIC#8中的每一个从与第一到第四源极驱动IC SIC#1-SIC#4提供数据电压的方向相反的方向向k条数据线D1-Dk提供数据电压。

[0055] 第一到第八源极驱动IC SIC#1-SIC#8中的每一个包括数据采样器和串并转换器71，数模转换器(以下将其称为“DAC”)72以及输出电路73。

[0056] 数据采样器和串并转换器71对从时序控制器20接收的EPI时钟CLK进行倍频或延迟，以便通过时钟恢复电路来恢复内部时钟，并根据所述内部时钟，从经由数据线对串行输入的输入图像的RGB数字视频数据中采样比特。然后，数据采样器和串并转换器71锁存采样得到的数据比特，随后通过同时地输出这些比特而将它们转换成并行数据。

[0057] 数据采样器和串并转换器71包括图3所示的CDR电路。数据采样器和串并转换器71以码映射的方式恢复经由数据线对接收的控制数据，以便产生源极控制数据。如果在所述控制数据具有已经编码在其中的栅极控制数据，那么数据采样器和串并转换器71从经由数据线对输入的控制数据中恢复所述栅极控制数据，并且将其传送至栅极驱动IC 40。源极控制数据可以包括源极输出使能信号SOE、极性控制信号POL等等。极性控制信号POL表示提供给数据线D1-Dk的正/负模拟数据电压的极性。源极输出使能信号SOE对源极驱动IC SIC#1-SIC#8的数据输出时序和电荷共享时序进行控制。如果显示设备不是液晶显示器，那么可以省略极性控制信号POL。栅极控制数据包括栅极开始脉冲、栅极输出使能信号等等。

[0058] DAC 72将数据采样器和串并转换器72输入的视频数据转换成正伽马补偿电压GMAH和负伽马补偿电压GMAL，以产生正/负模拟视频数据电压。然后，DAC 72响应于极性控制信号POL而反转数据电压的极性。

[0059] 输出电路73在源极输出使能信号SOE的高逻辑周期，借助电荷共享并经由输出缓存器，向数据线D1-Dk提供正负数据电压的均值或公共电压Vcom。在电荷共享时间，从源极驱动器SIC#1-SIC#8提供的正负数据电压所要送往的输出通道被短路，以便向数据线D1-Dk提供正负数据电压的均值。

[0060] 图8是显示根据本发明的用于驱动液晶显示设备的方法的时序图。

[0061] 参考图8，依照根据本发明的用于驱动液晶显示设备的方法，第一数据驱动器31检查通信可用性，并且输出第一锁定信号LOCK_UP。第一数据驱动器31执行的这个步骤是基于EPI协议，对时序控制器20与第一到第四源极驱动IC SIC#1-SIC#4之间的数据传输的可用性进行检查的处理。

[0062] 为此目的，第一源极驱动IC响应于电源电压VCC而产生时钟恢复电路的输出，并且当CDR功能稳定时，向第二源极驱动IC SIC#2传送第一锁定信号LOCK_UP。一旦接收到来自第一源极驱动IC SIC#1的第一锁定信号LOCK_UP，第二源极驱动IC SIC#2产生时钟恢复电路的输出，并且当CDR功能稳定时，向第三源极驱动IC SIC#3传送第一锁定信号LOCK_UP。类似地，当CDR功能稳定时，第三源极驱动IC SIC#3向第四源极驱动IC SIC#4传送第一锁定信号LOCK_UP。当CDR功能稳定时，第四源极驱动IC SIC#4向时序控制器20传送第一锁定信号LOCK_UP(S801和S803)。

[0063] 类似地，第二数据驱动器32检查通信可用性，并且输出第二锁定信号LOCK_DN。换言之，一旦接收到电源电压VCC，第二数据驱动器32的第五到第八源极驱动器SIC#5-SIC#按顺序检查其CDR功能的稳定性。关于第二数据驱动器32的操作的更多细节与针对第一数据驱动器31的操作所描述的内容是相同的。当第五到第八源极驱动IC SIC#5-SIC#8的CDR功能稳定时，第八源极驱动IC SIC#8向时序控制器20传送第二锁定信号LOCK_DN(S805和S807)。

[0064] 时序控制器20向同步单元50输出DPM信号，以及第一锁定信号LOCK_UP和第二锁定信号LOCK_DN。

[0065] 同步单元50接收第一锁定信号LOCK_UP和第二锁定信号LOCK_DN。如果所有上述输入信号都具有高逻辑电平，则同步单元50向电源模块60输出DPM信号(S809)。

[0066] 响应于从同步单元50输入的DPM信号，电源模块60产生高电位参考电压VDD和中电位参考电压HVDD。然后，电源模块60将高电位参考电压VDD和中电位参考电压HVDD提供给源极驱动IC SIC#1-SIC#8(S811)。

[0067] 在接收到高电位参考电压VDD之后，第一到第八源极驱动IC SIC#1-SIC#8产生伽马参考电压GMA。然后，第一到第八源极驱动IC SIC#1-SIC#8将伽马参考电压GMA和中电位参考电压HVDD提供给数据线DL。

[0068] 从上文中可以看出，只有当第一数据驱动器31和第二数据驱动器32两者都输出高逻辑锁定信号时，根据本发明的液晶显示设备的同步单元50才会输出DPM信号。也就是说，当在第一数据驱动器31和第二数据驱动器32与时序控制器20之间都能够进行数据传输时，同步单元50根据EPI协议输出DPM信号。相应地，如果第一数据驱动器31和第二数据驱动器32中的任何一个无法用于基于EPI协议的通信，则同步单元50不输出DPM信号。由此，电源模块60未接收到DPM信号，并且不产生高电位参考电压VDD和中电位参考电压HVDD，因此，第一数据驱动器31和第二数据驱动器32未接收到高电位参考电压VDD和中电位参考电压HVDD。
相应地，第一数据驱动器31和第二数据驱动器32不向数据线DL提供高电位参考电压VDD和中电位参考电压HVDD。

[0069] 也就是说，如果第一数据驱动器31和第二数据驱动器32中的任何一个无法用于通信，那么根据本发明的液晶显示设备将会阻止第一数据驱动器31和第二数据驱动器32提供数据电压以及中电位参考电压HVDD。即使电流经由一个源极驱动IC流至数据线DL，也会阻止其他源极驱动IC经由数据线灌入电流，由此防止源极驱动IC因为灌电流而烧毁。

[0070] 此外，在根据本发明的液晶显示设备中，电源电压VCC被提供给源极驱动IC SIC#1-SIC#8，并且此后会通过电源模块而将高电位参考电压VDD提供给这些IC。此外，由于源极驱动IC SIC#1-SIC#8能够使用高电位参考电压VDD来产生伽马电压GMA，因此可以正确地实现用于操作源极驱动器SIC#1-SIC#8的供电过程。

[0071] 如上所述，电源模块被设置为在与两端连接的每个数据驱动器均变为可用于与时序控制器进行通信之后才进行操作。因此，即使任一数据驱动器发生操作失误，也不会由于电压仅仅被提供到数据线的一端而导致其他数据驱动器被烧毁。

[0072] 虽然这里的实施例是参考了众多的说明性实施例来描述的，然而应该理解，本领域技术人员可以设计出众多落入本公开的原理范围以内的其他修改和实施例。特别地，在本公开、附图以及附加权利要求的范围以内，本主题的组合排列中的组成部分和/或排列是可以进行各种变更和修改的。除了组成部分和/或排列方面的变更和修改之外，替换的用途对本领域技术人员而言同样是显而易见的。