异质结双极晶体管

摘要

本发明的目的在于兼顾低成本化以及电气特性和可靠性变差的抑制。异质结双极晶体管(10A)具有：集电层(16)，由以GaAs为主要成分的半导体构成；基极层(18A)，包括第1基极层(18A)和第2基极层(18B)，其中，第1基极层(18A)与所述集电层(16)异质接合，由以与集电层(16)的主要成分晶格失配的材料为主要成分的半导体构成，并且膜厚小于被引入失配位错的极限膜厚，第2基极层(18B)与第1基极层(18A)接合，由以与集电层(16)的主要成分晶格匹配的材料为主要成分的半导体构成；以及发射层(20)，与第2基极层(18B)异质接合。

权利要求

1.一种异质结双极晶体管，具有：

集电层，由以GaAs为主要成分的半导体构成；

第1基极层，与所述集电层异质接合，由以与所述集电层的主要成分晶格失配的材料为主要成分的半导体构成，并且膜厚小于被引入失配位错的极限膜厚；

第2基极层，与所述第1基极层接合，由以与所述集电层的主要成分晶格匹配的材料为主要成分的半导体构成；以及发射层，与所述第2基极层异质接合，

所述集电层由含有所述GaAs的n型半导体构成，所述第1基极层和所述第2基极层由含有各自的所述主要成分的p型半导体构成，所述发射层由n型半导体构成，在所述第2基极层中，在与所述第1基极层接合前的状态下，传导带下端的能量表示高到从所述第1基极层的传导带下端的能量减去了室温下的自由电子所具有的热能而得到的值以上的值。

2.根据权利要求1所述的异质结双极晶体管，其中，在第1基极层与第2基极层接合前的状态下，从由第1基极层的价电子带上端的能量减去了第2基极层的价电子带上端的能量后的值中减去由第1基极层的传导带下端的能量减去了第2基极层的传导带下端的能量后的值而得到的值表示正值。

3.根据权利要求1所述的异质结双极晶体管，其中，所述第1基极层的主要成分是GaSbxAs1－x，其中，x：Sb的组成比，x＞0。

4.根据权利要求2所述的异质结双极晶体管，其中，所述第1基极层的主要成分是GaSbxAs1－x，其中，x：Sb的组成比，x＞0。

5.根据权利要求1～4中任意一项所述的异质结双极晶体管，其中，所述第2基极层的主要成分是GaAs或者AlyGa1－yAs，其中，y：Al的组成比，y＞0。

6.根据权利要求1～4中任意一项所述的异质结双极晶体管，其中，所述第2基极层的主要成分是GaAs。

7.根据权利要求5所述的异质结双极晶体管，其中，所述第2基极层的主要成分是GaAs。

8.根据权利要求1～4、7中任意一项所述的异质结双极晶体管，其中，所述基极层的厚度具有所述基极层的薄膜电阻为200Ω/□以下的厚度。

9.根据权利要求5所述的异质结双极晶体管，其中，所述基极层的厚度具有所述基极层的薄膜电阻为200Ω/□以下的厚度。

10.根据权利要求6所述的异质结双极晶体管，其中，所述基极层的厚度具有所述基极层的薄膜电阻为200Ω/□以下的厚度。

11.根据权利要求1～4、7、9、10中任意一项所述的异质结双极晶体管，其中，具有相对于所述集电层被设置在所述基极层的相反侧，并以GaAs或Si为主要成分的半导体基板。

12.根据权利要求5所述的异质结双极晶体管，其中，具有相对于所述集电层被设置在所述基极层的相反侧，并以GaAs或Si为主要成分的半导体基板。

13.根据权利要求6所述的异质结双极晶体管，其中，具有相对于所述集电层被设置在所述基极层的相反侧，并以GaAs或Si为主要成分的半导体基板。

14.根据权利要求8所述的异质结双极晶体管，其中，具有相对于所述集电层被设置在所述基极层的相反侧，并以GaAs或Si为主要成分的半导体基板。

15.根据权利要求5所述的异质结双极晶体管，其中，所述发射层由以AlyGa1－yAs或InGaP为主要成分的半导体构成。

16.根据权利要求6所述的异质结双极晶体管，其中，所述发射层由以AlyGa1－yAs或InGaP为主要成分的半导体构成。

17.根据权利要求7所述的异质结双极晶体管，其中，所述发射层由以AlyGa1－yAs或InGaP为主要成分的半导体构成。

18.根据权利要求1或2所述的异质结双极晶体管，其中，所述第1基极层和所述第2基极层的至少一方的载流子浓度表示从所述发射层侧朝向所述集电层侧变小的分布。

19.根据权利要求3或4所述的异质结双极晶体管，其中，所述第1基极层的Sb组成比表示从所述发射层侧朝向所述集电层侧 变大的分布。

20.一种功率放大器模块，使用了权利要求1～19中任意一项所述的异质结双极晶体管。

说明书

异质结双极晶体管

技术领域

[0001] 本发明涉及异质结双极晶体管。

背景技术

[0002] 以往，为了降低晶体管的偏置电压，尝试开发了一种双异质结双极晶体管(以下称为DHBT:Double Heterojunction Bipolar Transistor)。

[0003] 例如在专利文献1中公开了一种如下所述的DHBT：具有由与InP的集电层异质接合的GaAsSb的第1基极层和与InP的发射层异质接合的InGaAs的第2基极层构成的2层结构的基极层。

[0004] 专利文献1:日本特开2003-297849号公报

[0005] 然而，在专利文献1的DHBT中，由于集电层的材料使用比GaAs昂贵的InP，所以存在难以使DHBT低成本化这一问题。

[0006] 假如如果在专利文献1的DHBT中使用便宜的GaAs作为集电层的材料，则集电层上形成的第1基极层与集电层由于材料不同而造成晶格失配，导致第1基极层的结晶变形。同样，经由第1基极层形成在集电层上的第2基极层与集电层晶格失配，导致第2基极层的结晶也变形。

[0007] 另外，在移动通信用功率放大器所使用的DHBT中，从抑制高频噪声的角度出发，为了降低基极层的薄膜电阻值，期望加厚基极层的膜厚。然而，在加厚基极层的膜厚时，如果与集电层晶格失配的第1基极层、第2基极层的膜厚分别变为极限膜厚以上，则为了缓解各层结晶的变形而向该结晶中引入失配位错，存在使电气特性以及可靠性极端变差的问题。

发明内容

[0008] 本发明是鉴于这样的情况而完成的，其目的在于，在DHBT中同时兼顾低成本化和电气特性以及可靠性变差的抑制。

[0009] 本发明的一个方面涉及的异质结双极晶体管具有：集电层，由以GaAs为主要成分的半导体构成；第1基极层，与所述集电层异质接合，由以与所述集电层的主要成分晶格失配的材料为主要成分的半导体构成，并且膜厚小于被引入失配位错的极限膜厚；第2基极层，与所述第1基极层接合，由以与所述集电层的主要成分晶格匹配的材料为主要成分的半导体构成；以及发射层，与所述第2基极层异质接合。

[0010] 根据本发明，能够在DHBT中兼顾低成本化以及电气特性和可靠性变差的抑制。

附图说明

[0011] 图1是第1实施方式涉及的DHBT俯视图。

[0012] 图2是图1的I-I剖视图。

[0013] 图3是表示图2所示的DHBT的变形例的图。

[0014] 图4是表示图2所示的DHBT的其他变形例的图。

[0015] 图5是将横轴设为Sb的组成比(composition ratio)x，将纵轴设为晶格常数差(％)来表示GaSbxAs1-x相对于GaAsGaSbxAs1-x的晶格常数差(％)的Sb组成比依赖性的图形。

[0016] 图6是将横轴设为Sb的组成比x，将纵轴设为极限膜厚(nm)来表示GaSbxAs1-x的极限膜厚Sb的组成比依赖性的图形。

[0017] 图7是第1实施方式涉及的DHBT的集电层、第1基极层、第2基极层以及发射层在各层接合前的热平衡状态下的各层的能带结构示意图。

[0018] 图8A是第1实施方式涉及的DHBT的集电层、第1基极层、第2基极层以及发射层在各层接合后的状态下的各层的能带结构示意图。

[0019] 图8B是图8A所示的基极层中的能带结构示意图的放大说明图。

[0020] 图9是第3实施方式涉及的DHBT的集电层、第1基极层、第2基极层以及发射层在各层接合前的热平衡状态下的各层的能带结构示意图。

[0021] 图10A是第3实施方式涉及的DHBT的集电层、第1基极层、第2基极层以及发射层在各层接合后的状态下的各层的能带结构示意图。

[0022] 图10B是图10A所示的基极层中的能带结构示意图的放大说明图。

[0023] 图11是第2实施方式涉及的DHBT的集电层、第1基极层、第2基极层以及发射层在各层接合前的热平衡状态下的各层的能带结构示意图。

[0024] 图12A是第2实施方式涉及的DHBT的集电层、第1基极层、第2基极层以及发射层在各层接合后的状态下的各层的能带结构示意图。

[0025] 图12B是图12A所示的基极层中的能带结构示意图的放大说明图。

[0026] 图13A是在第4实施方式涉及的DHBT中，将横轴设为距离，将纵轴设为Sb的组成比x来表示集电层、第1基极层、第2基极层以及发射层内Sb的组成比x的变化的图形。

[0027] 图13B是在第4实施方式涉及的DHBT中，基极层中的能带结构的示意图。

[0028] 图14A是表示在第4实施方式涉及的DHBT中，与图13A所示的组成比x的变化不同的组成比x的变化的一个例子的图形。

[0029] 图14B是表示在第4实施方式涉及的DHBT中，与图13A所示的组成比x的变化不同的组成比x的变化的其他例子的图形。

[0030] 图14C是表示在第4实施方式涉及的DHBT中，与图13A所示的组成比x的变化不同的组成比x的变化的又一个例子的图形。

[0031] 图15A是在第5实施方式的DHBT中，将横轴设为距离，将纵轴设为C掺杂浓度来表示集电层、第1基极层、第2基极层以及发射层内的C掺杂浓度的变化的图形。

[0032] 图15B是在第5实施方式涉及的DHBT中，基极层中的能带结构的示意图。

[0033] 图16A是在第5实施方式涉及的DHBT中，表示与图15A所示的C掺杂浓度的变化不同的C掺杂浓度的变化的一个例子的图形。

[0034] 图16B是在第5实施方式涉及的DHBT中，表示与图15A所示的C掺杂浓度的变化不同的C掺杂浓度的变化的其他例子的图形。

[0035] 图16C是在第5实施方式涉及的DHBT中，表示与图15A所示的C掺杂浓度的变化不同的C掺杂浓度的变化的又一个例子的图形。

[0036] 图16D是在第5实施方式涉及的DHBT中，表示与图15A所示的C掺杂浓度的变化不同的C掺杂浓度的变化的其他例子的图形。

[0037] 图17A是本发明的第6实施方式涉及的DHBT的俯视图。

[0038] 图17B是图17A的II-II剖视图。

[0039] 图18A是表示在第6实施中方式说明的DHBT的制造工序图的图。

[0040] 图18B是接着图18A来表示在第6实施方式中说明的DHBT的制造工序图的图。

[0041] 图18C是接着图18B来表示在第6实施方式中说明的DHBT的制造工序图的图。

[0042] 图18D是接着图18C来表示在第6实施方式中说明的DHBT的制造工序图的图。

[0043] 图19A是接着图18D来表示在第6实施方式中说明的DHBT的制造工序图的图。

[0044] 图19B是接着图19A来表示在第6实施方式中说明的DHBT的制造工序图的图。

[0045] 图19C是接着图19B来表示在第6实施方式中说明的DHBT的制造工序图的图。

[0046] 图19D是接着图19C来表示在第6实施方式中说明的DHBT的制造工序图的图。

[0047] 图20是表示第8实施方式涉及的功率放大器的模块结构的图。

[0048] 图21是表示构成第8实施方式涉及的功率放大器的功率放大器模块的安装形态的俯视图。

[0049] 图22是图21的III-III剖视图。

[0050] 图23是在现有技术(上述专利文献1)的DHBT中，由GaSbAs制成的第1基极层和由InGaAs制成的第2基极层所构成的基极层中的能带示意图。

具体实施方式

[0051] 以下，参照附图来说明本发明的实施方式。不过，以下说明的实施方式仅是举例说明，并不意图排除以下未明确表示的各种变形、技术的应用。即，本发明能够在不脱离其主旨的范围内实施各种变形(使各种实施实施例组合等)。另外，在以下的附图的记载中，对相同或类似的部分赋予相同或类似的符号来进行表示。附图是示意性的图，不一定与实际的尺寸、比例等一致。附图相互之间也包含相互的尺寸关系、比例不同的部分。

[0052] (第1实施方式)

[0053] 本发明的第1实施方式涉及的双异质结双极晶体管(DHBT)主要在基板上具有集电层、基极层以及发射层，构成为集电层和基极层、以及基极层和发射层分别异质接合。该DHBT与单异质结双极晶体管(以下称为SHBT)相比实现了偏置电压的降低。

[0054] <结构>

[0055] 首先，对第1实施方式涉及的DHBT的结构进行说明。图1是第1实施方式涉及的DHBT10A的俯视图，图2是图1的I-I剖视图。

[0056] 如图1和图2所示，在第1实施方式涉及的DHBT10A中，在基板12上形成有子(sub)集电层14。在该子集电层14上形成有集电层16、由单层第1基极层18A和单层第2基极层18B构成的基极层18、以及发射层20各层。上述集电层16和第1基极层18A的接合为异质结17。另外，第2基极层18B和发射层20的接合也为异质结19。经由该发射层20配置基极电极22。另外，在发射层20上设置有例如2层结构的接触层24。

[0057] 分别在接触层24配置发射电极26，在子集电层14上配置集电电极28。集电电极28经由集电布线30与金属焊盘32连接(参照图1)。基极电极22经由基极布线34与金属焊盘36连接(参照图1)。发射电极26经由发射布线38与金属焊盘40连接。在该金属焊盘40和集电电极28之间形成有隔绝(isolation)槽42。另外，金属焊盘32、36和40被用于与HBT10的外部电气连接。

[0058] 其中，以上说明的DHBT10A的结构只是一个例子，并不限定于此。

[0059] 例如，在DHBT10A中，当如后述那样基板12和子集电层14的材料不同时，可以在基板12和子集电层14之间设置单层或多层的缓冲层。例如，可以如图3所示的DHBT10B那样，在基板12和子集电层14之间从基板12侧按顺序设置第1缓冲层50A、第2缓冲层50B和第3缓冲层50C这3层缓冲层50。

[0060] 另外，第1基极层18A和第2基极层18B也可以不是单层而至少其中一个由多层构成。例如，可以如图4所示的DHBT10C那样，第2基极层18B由从集电层16侧按顺序的第1层18C和第2层18D这2层构成。

[0061] 另外，也可以在发射层20和接触层24之间设置未图示的单层或多层的所谓镇流(ballast)电阻层。

[0062] <各结构的说明>

[0063] 接着，对具有以上结构的DHBT10A的各结构的材料、带状结构等记性说明。

[0064] 基板12并未被特别限定，但优选含有半绝缘性材料或半导体材料作为主要成分。作为半绝缘性材料，例如可举出GaAs、InP、SiC、GaN等，作为半导体材料，例如可举出Si。而且，在这些之中，优选含有比InP等便宜且容易大口径化的GaAs或Si作为主要成分。并且，优选含有比GaAs便宜且容易大口径化的Si作为主要成分。其中，“主要成分”是指占某基板或某层整体的成为主要成分的材料的比例为80质量％以上。因此，优选基板12除了主要成分以外可含有小于20质量％的杂质。不过，从保持半绝缘性这一特性的角度、低成本化的角度出发，优选杂质少。

[0065] 假设在使用Si作为基板12的材料时，与后述的集电层16材料(GaAs)不同，晶格常数也不同。因此，例如优选如图3所示，在基板12和集电层16之间设置分别以无掺杂的GaAs作为构成材料的第1缓冲层50A(例如膜厚20nm)、第2缓冲层50B(例如膜厚0.7μm)以及第3缓冲层50C(例如膜厚1μm)。

[0066] 子集电层14的材料没有特别限定，例如是n型GaAs(Si浓度为5×1018cm-3)。子集电层14的膜厚也没有特别限定，例如是0.6μm。

[0067] 集电层16由以GaAs作为主要成分的半导体构成，GaAs与以往作为集电层16材料而使用的InP便宜而能够降低成本。另外，优选集电层16的半导体除了GaAs以外含有小于20质量％的杂质(包含后述的掺杂物)。另外，GaAs的组成比可以不完全是1:1，也可以与1:1偏差0.01左右。

[0068] 其中，作为以往的集电层的主要成分而使用的材料，除了InP以外还具有次序化InGaP。但是，该次序化InGaP需要为了使其次序化而在外延生长中控制在特定的结晶生长温度范围内，由于需要高度的控制技术，所以从工业的角度出发难以降低成本。

[0069] 与此相对，集电层16由以GaAs作为主要成分的半导体构成，与以InGaP作为主要成分相比，不需要外延生长时的高度的控制技术。因此，与InGaP相比能够降低成本。

[0070] 另外，由于作为集电层16的主要成分的GaAs与以往使用的次序化InGaP相比具有良好的热传导率，所以向集电层16侧的散热性提高，还具有高温动作或高输出动作中的晶体管特性改善这一效果。

[0071] 其中，含有GaAs的集电层16整体可以是n型半导体，也可以是p型半导体。在集电层16是n型半导体时，DHBT10成为npn结。另外，在集电层16是p型半导体时，DHBT10成为pnp结。
不过，由于GaAs的霍尔迁移率比电子迁移率低很多(电子迁移率约为0.85m2/(Vs)，霍尔迁移率约为0.04m2/(Vs)。)，所以从与pnp结相比频率特性更好这一角度出发，优选是n型半导体。其中，为了使集电层16为n型，对集电层16掺杂Si或S、Se、Te、Sn等掺杂物。另外，为了使集电层16为p型，对集电层16掺杂C或Mg、Be、Zn、Cd等掺杂物。

[0072] 该集电层16和第1基极层18A的异质结17的类型可以是被称为所谓“类型I”、“类型II”以及“类型III”中的任何一个。该接合类型的判定可以利用CV(电容-电压：Capacitance-Voltage)法或PL(光致发光：photoluminescence)法来进行。从抑制针对集电层16和第1基极层18A之间的电子能量势垒这一观点(例如参照图8A的传导带下端的能量Ec)出发，优选该接合类型被称为所谓“类型II”。另一方面，发射层20和第2基极层18B的异质结19的类型也可以是被称为所谓“类型I”、“类型II”以及“类型III”中的任何一个。从加速电子移动的观点(例如参照图8A的传导带下端的能量Ec)出发，优选该接合类型被称为所谓“类型I”。

[0073] 对基极层18而言，在将DHBT10A例如用于移动通信用的功率放大器时，从抑制高频噪声的角度出发，优选其薄膜电阻值为200Ω/square以下。为了使该薄膜电阻值为200Ω/square以下，只要将基极层18的膜厚加厚至薄膜电阻值为200Ω/square以下的膜厚即可。

[0074] 基极层18的第1基极层18A由以与集电层16的主要成分(GaAs)晶格失配的材料作为主要成分的半导体构成。其中，对本实施方式的“晶格匹配”而言，除了包括2个材料的晶格常数完全一致的情况之外，还包括可产生能够无视2个材料的晶格常数差的程度的变形的±0.13％以内的情况。即，基极层18的半导体根据上述的“晶格匹配”的定义，将具有与作为GaAs的晶格常数的约 为±0.13％以外之差的晶格常数(小于 或者超过)的材料作为第1基极层18A的主要成分。

[0075] 作为满足上述条件的主要成分没有特别限定，例如可举出GaSbxAs1-x(x是Sb的组成比，x＞0)。这是因为在主要成分是GaSbxAs1-x时，如图5所示，除了Sb的组成比x很小的情况(例如x为0.01以下的情况)，其与GaAs的晶格常数差超过+0.13％。

[0076] 第1基极层18A的膜厚在第1基极层18A的结晶中，特别是在第1基极层18A和集电层16的界面小于被引入失配位错的极限膜厚。

[0077] 例如，在第1基极层18A的主要成分是GaSbxAs1-x时，如图6所示，极限膜厚T1由T1＝4.26x-1.21(nm)表示。因此，该情况下，第1基极层18A的膜厚小于T1＝4.26x-1.21(nm)。

[0078] 这样，在本实施方式中，由于第1基极层18A的膜厚小于极限膜厚T1，所以不向第1基极层18A的结晶中引入失配位错。

[0079] 这里，为了如上述那样确保薄膜电阻值为200Ω/square以下的基极层18的膜厚，有时需要为第1基极层18A的极限膜厚T1以上。例如作为参考例，在想要仅由GaSb0.1As0.9的19 -3
层(C浓度为4×10 cm )形成DHBT基极层时，为了实现200Ω/square以下的薄膜电阻值，需要140nm以上的膜厚。然而，由于在参考例中GaAs的集电层和GaSb0.1As0.9的基极层的晶格常数差存在约为1％，所以如果基极层的膜厚超过70nm，则在结晶中引入失配位错会使电气特性和可靠性极端变差。

[0080] 与此相对，在本实施方式涉及的DHBT10A中，通过使第1基极层18A的膜厚小于极限膜厚T1，可抑制(回避)失配位错的引入，能够抑制电气特性和可靠性的变差。由此，在本实施方式涉及的DHBT10A中，能够兼顾上述低成本化以及电气特性和可靠性变差的抑制。

[0081] 另外，在确保薄膜电阻值变为200Ω/square以下的基极层18的膜厚时，能够通过使第1基极层18A的膜厚小于极限膜厚T1、同时加厚后述的第2基极层18B的膜厚来应对。由此，在本实施方式涉及的DHBT10A中，能够抑制失配位错的引入且实现200Ω/square以下的薄膜电阻。

[0082] 基极层18的第2基极层18B与第1基极层18A接合，并和第1基极层18A相反地含有与集电层16的主要成分(GaAs)晶格匹配的材料作为主要成分。即，根据上述的“晶格匹配”的定义，具有与作为GaAs的晶格常数的约 为±0.13％以内之差的晶格常数(以上且 以下)的材料成为第2基极层18B的主要成分。

[0083] 作为满足上述条件的主要成分没有特别限定，例如可举出与集电层16的主要成分相同的GaAs或晶格常数约为5.653以上且小于5.660的AlyGa1-yAs等(其中，y是Al的组成比，y＞0)。另外，从导通电压误差被改善而能提高成品率的角度出发，与3元混晶材料(例如AlGaAs)相比，优选第2基极层18B的主要成分是2元混晶材料(例如GaAs)。其原因在于，DHBT10A的导通电压由与发射层20相接的第2基极层18B的带隙能决定。更具体而言，如果主要成分例如是AlGaAs的3元混晶材料，则带隙能根据作为III族元素的Al和Ga的浓度比而变化，该误差依赖于外延生长技术的控制性，但如果主要成分例如是GaAs的2元混晶材料，则III族元素只是Ga，基本没有带隙能的误差。

[0084] 其中，在专利文献1的DHBT中，集电层的材料使用晶格常数约为 的InP，使用了晶格常数约为 的GaSb0.6As0.4的第1基极层。

[0085] 然而，InP与作为集电层材料而使用的GaAs相比价格高，存在难以将DHBT低成本化的问题。

[0086] 若在专利文献1的DHBT中使用价格便宜的GaAs作为集电层的材料，则由于GaAs的晶格常数约为 ，所以集电层和第1基极层之间的晶格常数差约为4.7％，比上述0.13％大。结果，在集电层上形成的第1基极层与集电层晶格失配，导致第1基极层的结晶变形。同样，如果使用GaAs作为集电层的材料，则集电层与晶格常数约为 的InGaAs的第2基极层之间的晶格常数差约为3.6％，比上述0.13％大。结果，经由第1基极层形成在集电层上的第2基极层与集电层晶格失配，导致第2基极层的结晶也变形。

[0087] 另一方面，在本实施方式中，由于具有与集电层16晶格失配的第1基极层18A以及与集电层16晶格匹配的第2基极层18B，所以在第2基极层18B没有极限膜厚T1，如上所述，在确保薄膜电阻值例如为200Ω/square以下的基极层18的膜厚时，能够使第1基极层18的膜厚为极限膜厚T1，同时能够加厚后述的第2基极层18B的膜厚。

[0088] 接着，对集电层16、第1基极层18A、第2基极层18B以及发射层20各层的能带结构进行说明。图7是本实施方式涉及的DHBT10A的集电层16、第1基极层18A、第2基极层18B以及发射层20在各层接合前的热平衡状态下的各层的能带结构示意图。另外，图8A是本实施方式涉及的DHBT10A的集电层16、第1基极层18A、第2基极层18B以及发射层20在各层接合后的状态下的各层的能带结构示意图。另外，图8B是图8A所示的基极层18中的能带结构示意图的放大说明图。另外，图23是在现有技术(上述专利文献1)的DHBT中，由GaSbAs制成的第1基极层和由InGaAs制成的第2基极层所构成的基极层中的能带示意图。

[0089] 其中，图7以及图8中的符号表示以下意义。

[0090] “Ec”：DHBT的能带结构中的传导带下端的能量

[0091] “Ev”：DHBT的能带结构中的价电子带上端的能量

[0092] “Ecc”：集电层16的传导带下端的能量

[0093] “Ecb1”：第1基极层18A的传导带下端的能量

[0094] “Ecb2”：第2基极层18B的传导带下端的能量

[0095] “Ece”：发射层20的传导带下端的能量

[0096] “Evc”：集电层16的价电子带上端的能量

[0097] “Evb1”：第1基极层18A的价电子带上端的能量

[0098] “Evb2”：第2基极层18B的价电子带上端的能量

[0099] “Eve”：发射层20的价电子带上端的能量

[0100] 在现有技术的npn结的DHBT中，如图23所示，针对在传导带下端能量Ec中从发射层20流向基极层18的电子，在第1基极层与第2基极层的界面存在能量势垒60。电子利用隧道通过该能量势垒60，存在移动因隧道正确率的比例而被障碍的电子。结果，导致能量势垒60妨碍电子的移动。

[0101] 在本实施方式的DHBT10A中，对各层的能带结构没有特别限定，当是npn结时，如图7所示，在第2基极层18B与第1基极层18A接合前的热平衡状态下，优选第2基极层18B的传导带下端的能量Ecb2表示高到从第1基极层18A的传导带下端的能量Ecb1减去了室温(300K)下的自由电子所具有的热能部分(0.026eV)而得到的值E0以上的高值(Ecb2≥E0＝Ecb1－
0.026)。由此，如图8A和图8B所示，在传导带下端能量Ec中，能够在第1基极层18A和第2基极层18B的界面62，不存在针对从发射层20流向基极层18的电子64的能量势垒60或者成为电子的移动没有问题的程度的能量势垒60。

[0102] 其中，为了不存在能量势垒60，只要适当选择第1基极层18A和第2基极层18B的材料以使第2基极层18B的传导带下端的能量Ecb2表示高到第1基极层18A的传导带下端的能量Ecb1以上的高值即可。

[0103] 作为满足这样的条件的一个例子，将在其他实施方式中进行说明，例如只要如图9、图10A以及图12B所示，选择GaSbxAs1-x作为第1基极层18A的材料(主要成分)，选择AlyGa1－yAs作为第2基极层18B的材料(主要成分)即可。

[0104] 另外，为了成为电子的移动没有问题的程度的能量势垒60，只要适当选择第1基极层18A和第2基极层18B的材料，以使第2基极层18B的传导带下端的能量Ecb2表示高到从第1基极层18A的传导带下端的能量Ecb1减去了室温下的自由电子所具有的热能部分(0.026eV)而得到的值E0以上并且比第1基极层18A的传导带下端的能量Ecb1低的值即可。其原因在于，若第2基极层18B的传导带下端的能量Ecb2高到上述E0以上时，电子64能够通过室温下的热量简单地跨过能量势垒。

[0105] 作为满足这样的条件的一个例子，将在其他实施方式中说明，例如只要如图11、图12A以及图12B所示，选择GaSbxAs1-x作为第1基极层18A的材料(主要成分)，选择GaAs作为第
2基极层18B的材料(主要成分)即可。

[0106] 如上所述，如果在界面62没有能量势垒60或者成为对电子的移动没有问题的程度的能量势垒60，则电子能够高速移动，可实现DHBT10A的高速化。

[0107] 作为使DHBT10A高速化的其他方法以及进一步高速化的方法，只要如图7所示，适当地选择第1基极层18A和第2基极层18B的材料，以便在第1基极层18A和第2基极层18B接合前的热平衡状态下，从第1基极层18A的价电子带上端的能量Evb1减去第2基极层18B的价电子带上端的能量Evb2而得到值ΔEv2，从第1基极层18A的导体下端的能量Ecb1减去第2基极层18B的导体下端的能量Ecb2而得到值ΔEc2，并使得从ΔEv2减去ΔEc2而得到的值ΔEv2－ΔEc2表示正值即可。

[0108] 由此，如图8B所示，在传导带下端能量Ec中，在第1基极层和第2基极层的界面62存在能量级差66。由于该能量级差66产生针对电子的内部电场，所以使电子加速，能够进一步实现DHBT10A的高速化。

[0109] 除此之外，作为实现DHBT10A高速化的其他方法以及进一步实现高速化的方法，可举出表示使基极层18的载流子浓度朝向电子或空穴流动的方向而变小的分布。例如在DHBT10A是npn结时，使第1基极层18A以及第2基极层18B中的至少一方的载流子浓度表示朝向电子流动的方向即从发射层20侧朝向集电层16侧变小的分布。另外，例如在DHBT10A是pnp结时，使第1基极层18A和第2基极层18B中的至少一方的载流子浓度表示朝向空穴流动的方向即从集电层16侧向发射层20侧变小的分布。

[0110] 其中，关于具体的载流子浓度的分布方式将在其他实施方式中例示。

[0111] 返回到图2，如果发射层20的材料为半导体则没有特别限定。其中，由于发射层20与第2基极层18B异质接合，所以优选发射层20由以与第2基极层18B主要成分晶格匹配的材料作为主要成分的半导体构成。具体而言，在第2基极层18B的半导体以AlyGa1-yAs或者GaAs作为主要成分时，优选由以InGaP或者AlyGa1-yAs作为主要成分的半导体构成。不过，由于以异质接合作为前提，所以两者的主要成分不会相同。

[0112] 基极电极22、发射电极26和集电电极28的材料没有特别限定，例如是Ti/Pt/Au、WSi或者AuGe/Ni/Au等。

[0113] <主要效果>

[0114] 以上，根据本发明的第1实施方式涉及的DHBT10A，通过将集电层16的主要成分设为GaAs，能够实现DHBT10A的低成本化。另外，根据DHBT10A，通过使第1基极层18A的膜厚小于极限膜厚T1，能够抑制电气特性和可靠性的变差。由此，在DHBT10A中，能够兼顾低成本化和电气特性以及可靠信性变差的抑制。

[0115] (第2实施方式)

[0116] 接着，对本发明的第2实施方式涉及的DHBT进行说明。

[0117] 本发明的第2实施方式涉及的DHBT是第1实施方式中说明了的图2所示的DHBT10A的具体例子。

[0118] 该第2实施方式涉及的DHBT10A是使用了发射极尺寸为3μm×20μm的矩形发射极的npn结的晶体管。

[0119] 在该第2实施方式涉及的DHBT10A中，基板12由GaAs构成。子集电层14由n型GaAs(Si掺杂浓度为5×1018cm-3，膜厚为0.6μm)构成。虽然未图示，但在该第2实施方式中，在基板12和子集电层14之间设置有由无掺杂GaAs构成的缓冲层(膜厚为1μm)。

[0120] 集电层16由n型GaAs(Si掺杂浓度为1×1016cm-3，膜厚为1.0μm)构成。第1基极层18A由p型GaSb0.1As0.9(C掺杂浓度为4×1019cm-3，膜厚为50nm)构成。第2基极层18B由p型GaAs(C掺杂浓度为4×1019cm-3，膜厚为100nm)构成。发射层20由n型In0.5Ga0.5P(Si浓度为3×1017cm-3，膜厚为30nm)构成。

[0121] 接触层24A由n型GaAs接触层(Si浓度为1×1019cm-3，膜厚为50nm)构成。接触层24B由n型InGa0.5As0.5(Si浓度为1×1019cm-3，膜厚为50nm)构成。集电电极28通过层叠AuGe(膜厚为60nm)/Ni(膜厚为10nm)/Au(膜厚为200nm)来构成。基极电极22通过层叠Ti(膜厚为50nm)/Pt(膜厚为50nm)/Au(膜厚为200nm)来构成。

[0122] 以上，根据该第2实施方式涉及的DHBT10A，由于集电层16由n型GaAs构成，所以与由InP或次序化InGaP构成的情况相比，能够实现DHBT10A的低成本化。

[0123] 另外，第1基极层18A由与集电层16的GaAs晶格失配的p型GaSb0.1As0.9构成。由于该-1.21极限膜厚T1如图6所示，表示为T1＝4.26x (nm)，所以若将0.1赋值给x，则为69.089nm。由于第1基极层18A的膜厚被设为50nm，所以小于极限膜厚T1＝69.089nm。因此，即使第1基极层18A由与集电层16的GaAs晶格失配的p型GaSb0.1As0.9构成，也不在第1基极层18A的结晶中引入失配位错，能够抑制电气特性和可靠性的变差。

[0124] 结果，在该第2实施方式涉及的DHBT10A中，能够兼顾低成本化以及电气特性和可靠性变差的抑制。另外，由于与发射层20相接的第2基极层18B由GaAs构成，所以与3元混晶材料(例如AlGaAs)相比，能够改善导通电压误差而提高成品率。并且，在该第2实施方式涉及的DHBT10A中，将第1基极层18A的膜厚设为极限膜厚T1以下，并且使由与集电层16的GaAs晶格匹配的p型GaAs构成的第2基极层18B的膜厚厚至100nm。由此，能够抑制失配位错的引入，并且，能够实现从抑制高频噪声的角度出发所期望的200Ω/square以下、具体为188Ω/square的薄膜电阻。

[0125] 另外，在该第2实施方式涉及的DHBT10A中，由于是npn结，所以电子64从发射层20侧流向集电层侧16。这里，在该第2实施方式涉及的DHBT10A中，选择GaSbxAs1－x作为第1基极层18A的材料，选择GaAs作为第2基极层18B的材料。因此，如图11所示，第2基极层18B的传导带下端的能量Ecb2表示高到从第1基极层18A的传导带下端的能量Ecb1减去了室温下的自由电子所具有的热能部分(0.026eV)而得到的值E0以上，并且，低于第1基极层18A的传导带下端的能量Ecb1的值。

[0126] 结果，在该第2实施方式涉及的DHBT10A中，如图12A和图12B所示，在传导带下端的能量Ec中的第1基极层18A和第2基极层18B的界面62，存在对电子的移动没有问题的程度的能量势垒60。这是因为，由于该能量势垒60为比室温下的自由电子所具有的热能部分低的0.016eV，所以从发射层20侧流动的电子64利用室温下的热量能够简单地跨过能量势垒60。
由此，在该第2实施方式涉及的DHBT10A中，电子64能够高速移动，可实现DHBT10A的高速化。

[0127] 另外，在该第2实施方式涉及的DHBT10A中，如图11所示，在第1基极层18A和第2基极层18B接合前的热平衡状态下，从第1基极层18A的价电子带上端的能量Evb1减去第2基极层18B的价电子带上端的能量Evb2而得到值ΔEv2(0.18eV)，从第1基极层18A的导体下端的能量Ecb1减去第2基极层18B的导体下端的能量Ecb2而得到值ΔEc2(0.016eV)，将ΔEv2(0.18eV)减去ΔEc2(0.016eV)而得到的值ΔEv2－ΔEc2表示正值(0.18－0.016＝0.164＞0)。

[0128] 由此，如图12B所示，在传导带下端能量Ec中，在第1基极层18A和第2基极层18B的界面62存在约0.16eV的能量级差66。由于该能量级差66产生针对电子64的内部电场，所以使电子64加速，能够进一步实现DHBT10A的高速化。

[0129] (第3实施方式)

[0130] 接着，对本发明第3实施方式涉及的DHBT进行说明。

[0131] 本发明的第3实施方式涉及的DHBT是与第1实施方式中说明了的图2所示的DHBT10A的第2实施方式不同的其他具体例。

[0132] 该第3实施方式涉及的DHBT10A的各构成除了第2基极层18B的材料以外与第2实施方式的各构成都相同。

[0133] 在该第3实施方式涉及的DHBT10A中，第2基极层18B由p型Al0.05Ga0.95As(C掺杂浓度为4×1019cm-3，膜厚为100nm)构成。

[0134] 以上，根据该第3实施方式涉及的DHBT10A，由于集电层16由n型GaAs构成，所以与第2实施方式同样，能够实现DHBT10A的低成本化。另外，由于第1基极层18A由与集电层16的GaAs晶格失配的p型GaSb0.1As0.9构成，所以与第2实施方式同样，能够抑制电气特性以及可靠性的变差。结果，在该第3实施方式涉及的DHBT10A中，能够兼顾低成本化与电气特性和可靠性变差的抑制。

[0135] 在该第3实施方式涉及的DHBT10A中，与第2实施方式同样，能够实现从抑制高频噪声的角度出发所期望的200Ω/square以下、具体为197Ω/square的薄膜电阻。

[0136] 另外，在该第3实施方式涉及的DHBT10A中，选择GaSbxAs1-x作为第1基极层18A的材料，选择p型Al0.05Ga0.95As作为第2基极层18B的材料。因此，如图9所示，第2基极层18B的传导带下端的能量Ecb2表示高到值E0以上并且比第1基极层18A的传导带下端的能量Ecb1高的值。

[0137] 结果，在该第3实施方式涉及的DHBT10A中，如图10A和图10B所示，在传导带下端的能量Ec中的第1基极层18A和第2基极层18B的界面62与该第2实施方式不同不存在能量势垒60。由此，在该第3实施方式涉及的DHBT10A中，能够使从发射层20侧流动的电子64高速移动，可实现DHBT10A的高速化。

[0138] 另外，在该第3实施方式涉及的DHBT10A中，如图9所示，在第1基极层18A和第2基极层18B接合前的热平衡状态下，从第1基极层18A的价电子带上端的能量Evb1减去第2基极层18B的价电子带上端的能量Evb2得到值ΔEv2(0.20eV)，从第1基极层18A的传导带下端的能量Ecb1减去第2基极层18B的传导带下端的能量Ecb2得到值ΔEc2(-0.024eV)，ΔEv2(0.20eV)减去ΔEc2(-0.024eV)而得到的值ΔEv2－ΔEc2表示正值(0.20+0.024＝0.224＞
0)。

[0139] 由此，如图10B所示，在传导带下端能量Ec中，在第1基极层18A和第2基极层18B的界面62存在大约0.22eV的能量级差66。由于该能量级差66产生针对电子64的内部电场，所以使电子64加速，能够进一步实现DHBT10A的高速化。

[0140] (第4实施方式)

[0141] 接着，对本发明的第4实施方式涉及的DHBT进行说明。

[0142] 本发明的第4实施方式涉及的DHBT是与第1实施方式中说明的图2所示的DHBT10A的第2以及第3实施方式不同的具体例。

[0143] 该第4实施方式涉及的DHBT10A的各构成除了第1基极层18A的组成比之外与第2实施方式的各构成都相同。

[0144] 该第4实施方式涉及的第1基极层18A由GaSbxAs1－x构成，如图13A所示，针对第1基极层18A内Sb的组成比x表示朝向电子流动的方向即从发射层20侧朝向集电层16侧变大的分布。更具体而言，在第1基极层18A与集电层16相接的部分将x设为0.1，在第1基极层18A与第2基极层18B相接的部分将x设为0，使其间的x呈直线变化。

[0145] 以上，根据该第4实施方式涉及的DHBT10A，除了得到与第2实施方式相同的效果之外，如图13B所示，在第1基极层18A内传导带下端的能量Ec成为具有从发射层20侧(第2基极层18B侧)朝向集电层16侧逐渐变低的倾斜70A的构造。由于该传导带下端的能量Ec中的倾斜70A作为针对电子64的内部电场工作，所以电子64在第1基极层18A内被进一步加速，可实现DHBT10A的高速化。

[0146] 此外，在该第4实施方式中，说明了使第1基极层18中的Sb的组成比x直线变化的例子，但如果组成比x表示从发射层20侧向集电层16侧变大的分布，则任何变化方式都可以。例如，可以使组成比x如图14A所示那样以阶梯式变化。除此之外，也可以使组成比x如图14B所示以圆弧状那样的曲线变化。此外，也可以使组成比x如图14C所示那样以如2次函数那样的曲线变化。

[0147] 另外，说明了在第1基极层18A与集电层16相接的部分将x设为0.1，在第1基极层18A与第2基极层18B相接的部分将x设为0，但x的值并不受此限制。

[0148] (第5实施方式)

[0149] 接着，对本发明的第5实施方式涉及的DHBT进行说明。

[0150] 本发明的第5实施方式涉及的DHBT是与第1实施方式中说明了的图2所示的DHBT10A的第2以及第3实施方式不同的其他具体例。

[0151] 该第5实施方式涉及的DHBT10A的各构成除了第1基极层18A和第2基极层18B的C掺杂浓度(载流子浓度)之外与第2实施方式的各构成都相同。

[0152] 在该第5实施方式的第1基极层18A和第2基极层18B中，如图15A所示，针对C掺杂浓度表示朝向电子流动的方向即从发射层20侧朝向集电层16侧变小的分布。更具体而言，在第1基极层18A与集电层16相接的部分将C掺杂浓度设为4×1019cm-3，在第2基极层18B与发射层20相接的部分将C掺杂浓度设为5×1019cm-3，使其间的C掺杂浓度直线变化。

[0153] 以上，根据该第4实施方式涉及的DHBT10A，除了能够得到与第2实施方式相同的效果以外，如图15B所示，在第1基极层18A内和第2基极层18B内传导带下端的能量Ec成为具有从发射层20侧朝向集电层16侧逐渐降低的倾斜70B的构造。由于该传导带下端的能量Ec中的倾斜70B作为针对电子64的内部电场起作用，所以电子64在第2基极层18B内和第1基极层18A内被进一步加速，能够实现DHBT10A的高速化。

[0154] 此外，在该第5实施方式中，说明了使第1基极层18A和第2基极层18B内的C掺杂浓度直线变化的例子，但如果C掺杂浓度表示从发射层20侧朝向集电层16侧变小的分布，则任何的变化方式都可以。例如，可以如图16A所示，使C掺杂浓度在第1基极层18A内和第2基极层18B内一定，并在第1基极层18A和第2基极层18B之间使其以阶梯式变化。除此之外，也可以如图16B所示，使C掺杂浓度在第1基极层18A内一定，并使其在第2基极层18B内以阶梯式变化。此外，还可以如图16C所示，使C掺杂浓度在第1基极层18A内一定，并使其在第2基极层18B内倾斜。除此之外，可以如图16D所示，使C掺杂浓度在第2基极层18B内一定，并使其在第
1基极层18A内倾斜。

[0155] 另外，虽然说明了在第1基极层18A与集电层16相接的部分将C掺杂浓度设为4×1019cm-3，在第2基极层18B与发射层20相接的部分将C掺杂浓度设为5×1019cm-3，但C掺杂浓度的值并不限定于此。

[0156] (第6实施方式)

[0157] 接着，对本发明的第6实施方式涉及的DHBT进行说明。

[0158] 该第6实施方式与第2实施方式不同之处在于，并列连接了第2实施方式中说明的DHBT10A(单位HBT)。

[0159] 图17A是本发明的第6实施方式涉及的DHBT100的俯视图，图17B是图17A的II-II剖视图。

[0160] 根据如此并列连接了单位HBT而成的DHBT100，除了能够得到与第2实施方式相同的效果之外，还能处理大功率。此外，通过对第3～第5实施方式中说明的DHBT10A也并列连接该DHBT10A，同样能够处理大功率。

[0161] (第7实施方式)

[0162] 接着，对本发明的第7实施方式涉及的DHBT进行说明。

[0163] 在该第7实施方式中，参照图18和图19对制造上述的第6实施方式中说明的DHBT100的方法进行说明。

[0164] 首先，如图18A所示，在由半绝缘性的GaAs制成的基板12上，利用有机金属气相外延法层叠由无掺杂GaAs制成的缓冲层50(膜厚为1μm)和由n型GaAs制成的子集电层14(Si掺杂浓度为5×1018cm-3，膜厚为0.6μm)。

[0165] 接着，在子集电层14上，利用有机金属气相外延法层叠由n型GaAs制成的集电层16(Si掺杂浓度为5×1016cm-3，膜厚为1.0μm)、由p型GaSb0.1As0.9制成的第1基极层18A(C掺杂浓度为4×1019cm-3，膜厚为50nm)、由p型GaAs制成的第2基极层18B(C掺杂浓度为4×1019cm-3，膜厚为100nm)以及由n型In0.5Ga0.5P制成的发射层20(Si浓度为3×1017cm-3，膜厚为30nm)。

[0166] 并且，在发射层20之上，利用有机金属气相外延法层叠由n型GaAs制成的接触层24A(Si掺杂浓度为1×1019cm-3，膜厚为50nm)以及由n型In0.5Ga0.5As制成的接触层24B(Si掺杂浓度为1×1016cm-3，膜厚为50nm)。

[0167] 接着，如图18B所示，使用高频喷涂法在晶片整个面堆积W0.7Si0.3层25(膜厚为0.3μm)。

[0168] 接着，如图18C所示，利用光刻法和使用了CF4的干蚀刻来加工W0.7Si0.3层25，形成发射电极26。

[0169] 之后，如图18D所示，将接触层24B和接触层24A加工成所期望的形状来形成发射极区域。

[0170] 这里，加工发射极区域的加工方法例如如以下所述。通过光刻法以及使用了蚀刻液(蚀刻液的组成比例子，磷酸:过氧化氢水:水＝1:2:40)的湿法蚀刻，将接触层24B以及n型GaAs接触层24A的不需要区域除去。

[0171] 接着，如图19A所示，使用蒸镀/剔除法，贯穿发射层20至少在第2基极层18B形成由Ti(膜厚为50nm)/Pt(膜厚为50nm)/Au(膜厚为200nm)制成的基极电极22。

[0172] 接着，如图19B所示，通过光刻法和湿法蚀刻，将发射层20、第2基极层18B、第1基极层18A以及集电层16的各不需要区域除去，来使子集电层14露出而形成基极区域。

[0173] 这里，蚀刻液如下所述。在蚀刻发射层20时，使用盐酸作为蚀刻液。另外，在蚀刻第2基极层18B、第1基极层18A以及集电层16时，蚀刻液的组分比例为磷酸:过氧化氢水:水＝
1:2:40。

[0174] 之后，如图19C所示，使用蒸镀/剔除法，形成集电电极28，在350℃下进行30分钟的合金处理(alloy)。集电电极28是由AuGe(膜厚为60nm)/Ni(膜厚为10nm)/Au(膜厚为200nm)制成的层叠体。

[0175] 接着，如图19D所示，利用湿法蚀刻来形成隔绝槽42。蚀刻液的组成比例为磷酸:过氧化氢水:水＝1:2:40。

[0176] 接着，如图17B所示，形成将单位HBT间的发射电极26彼此、基极电极22彼此以及集电电极28彼此连接的布线。

[0177] 经过以上的工程，能够制造图17A和图17B所示的DHBT100。根据如此制造的DHBT100，能够起到与上述的第6实施方式相同的效果。此外，在该第7实施方式中说明了DHBT100的制造方法，上述第1～第5实施方式的DHBT10A也能够通过对第7实施方式中说明了的技术利用现有的技术来制造。

[0178] (第8实施方式)

[0179] 接着，说明本发明的第8实施方式。

[0180] 在该第8实施方式中，对安装第2实施方式的DHBT10A而成的功率放大器进行说明。

[0181] 图20是表示功率放大器200的模块结构的图。如图20所示，功率放大器200具有：作为高频的输入端子的高频输入端子210、用于匹配来自高频输入端子210的输入的输入匹配电路220、用于对来自输入匹配电路220的输出进行放大的第1放大电路230、用于匹配来自第1放大电路230的输出的级间匹配电路240、用于对来自级间匹配电路240的输出进行放大的第2放大电路250、用于匹配来自第2放大电路250的输出的输出匹配电路260以及输出来自输出匹配电路260的输出作为高频的高频输出端子270。

[0182] 图21是表示构成功率放大器200的功率放大器模块300的安装形态的俯视图，图22是图21的III-III剖视图。

[0183] 如图22所示，功率放大器模块300由3个安装基板311～313和4个导体层321～324交替层叠而构成，DHBT10A连接在导体层322上。另外，如图21所示，连接在功率放大器模块300的导体层322上的DHBT10A通过布线与周围的导体层321连接。并且，多个无源元件301被配置成分别将规定的导体层321连接。

[0184] 以上，根据该第8实施方式的功率放大器200，由于具有DHBT10A，所以能够实现兼顾低成本化以及电气特性和可靠性变差的抑制的功率放大器模块。

[0185] 此外，在第8实施方式中，说明了将功率放大器200安装于第2实施方式中说明的DHBT10A的情况，但并不限定于此，也同样能够安装于第3～第6实施方式中说明的DHBT10A和DHBT100。

[0186] 此外，上述第1～第8实施方式用于容易地理解本发明，并不解释为对本发明进行限定。本发明能够在不脱离其主旨的情况下进行变更/改良并且，本发明还包括其等价物。

[0187] 附图标记说明

[0188] 10A、10B、10C、100…双异质结双极晶体管(异质结双极晶体管)；12…基板；16…集电层；17、19…异质结；18A…第1基极层；18B…第2基极层；18C…第1层(第2基极层)；18D…第2层(第2基极层)；20…发射层。