闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法

摘要

本发明的提供一种闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法，将半导体衬底分为第一区域和第二区域，第一区域的第一浮栅上完全覆盖第一介质层，第二区域的第二浮栅上部分覆盖第二介质层，接着，刻蚀第二浮栅在第二区域上形成闪存，第一介质层作为第一浮栅的掩膜保护第一浮栅不受刻蚀第二浮栅的影响。之后，刻蚀第一介质层，在第一浮栅上形成第一连接塞将第一浮栅引出，在第一连接塞和字线多晶硅之间加上不同电位即可测试遂穿氧化层的击穿电压。本发明中，不需要增加额外的光阻掩模板保护第一浮栅结构即可形成监测遂穿氧化层击穿电压的结构，节约了测试工艺成本。

权利要求

1.一种闪存，其特征在于，包括半导体衬底，所述半导体衬底包括相邻的第一区域和第二区域，其中，所述第一区域包括：

第一源区，所述第一源区位于所述半导体衬底中；

第一浮栅，所述第一浮栅覆盖所述第一源区；

第一连接塞，所述第一连接塞位于所述第一浮栅上，所述第一连接塞两侧的所述第一浮栅上形成有第一介质层；

所述第二区域包括：

第二源区，所述第二源区位于所述半导体衬底中，靠近所述第一区域的所述第二源区与所述第一源区相连；

第二浮栅，所述第二浮栅间隔覆盖部分所述第二源区，靠近所述第一区域的所述第二浮栅与所述第一浮栅至少部分相连；

第二介质层，所述第二介质层覆盖所述第二浮栅，所述第二介质层之间形成存储单元；

遂穿氧化层，所述遂穿氧化层覆盖所述第二介质层远离所述存储单元的一侧；

字线多晶硅，所述字线多晶硅位于所述遂穿氧化层远离所述存储单元的一侧。

2.如权利要求1所述的闪存，其特征在于，所述存储单元包括位于所述第二源区中的掺杂区、与所述第二介质层相连的两个侧墙以及覆盖所述掺杂区的源线多晶硅。

3.如权利要求1所述的闪存，其特征在于，所述第二区域还包括第二连接塞，所述第二连接塞位于所述第二源区的两端。

4.如权利要求1-3中任意一项所述的闪存，其特征在于，所述一浮栅与所述第一源区之间形成有第一耦合氧化层。

5.如权利要求1-3中任意一项所述的闪存，其特征在于，所述二浮栅与所述第二源区之间形成有第二耦合氧化层。

6.一种闪存的制备方法，其特征在于，包括：

提供半导体衬底，将所述半导体衬底分为相邻的第一区域和第二区域；

在部分所述半导体衬底中形成源区，所述源区包括位于所述第一区域中的第一源区和位于所述第二区域中的第二源区，靠近所述第一区域的所述第二源区与所述第一源区相连；

在所述源区上形成浮栅，所述浮栅包括位于所述第一源区的第一浮栅和位于所述第二源区上的第二浮栅，靠近所述第一区域的所述第二浮栅与所述第一浮栅相连；

在所述浮栅上形成介质层，所述介质层包括完全覆盖所述第一浮栅的第一介质层和部分覆盖所述第二浮栅的第二介质层；

刻蚀所述第二介质层之间的所述第二浮栅以及所述第二源区两端的所述第二浮栅至所述半导体衬底，在所述第二介质层之间形成存储单元；

依次形成遂穿氧化层和字线多晶硅，所述遂穿氧化层覆盖所述第二源区、第二介质层以及所述存储单元，所述字线多晶硅覆盖所述遂穿氧化层；

刻蚀所述字线多晶硅和所述遂穿氧化层，去除所述存储单元以及所述第二源区两端的所述字线多晶硅和所述遂穿氧化层；

刻蚀所述第一介质层，在所述第一浮栅上形成第一连接塞。

7.如权利要求6所述的闪存的制备方法，其特征在于，形成所述介质层之前，在所述第一区域上形成具有第一特征尺寸的第一掩膜，在所述第二区域上形成具有第二特征尺寸的第二掩膜。

8.如权利要求7所述的闪存的制备方法，其特征在于，形成所述介质层的过程中，所述第一特征尺寸小于所述第一掩膜上的所述介质层的厚度的2倍，所述第一介质层完全填充所述第一掩膜的间隙；所述第二特征尺寸大于所述第二掩膜上的所述介质层的厚度的2倍，所述第二介质层不完全填充所述第二掩膜的间隙。

9.如权利要求8所述的闪存的制备方法，其特征在于，采用反应离子刻蚀去除部分所述介质层，使得所述第一介质层完全覆盖所述第一掩膜的间隙，所述第二介质层覆盖靠近所述第二掩膜侧壁的部分所述第二掩膜的间隙。

10.如权利要求6所述的闪存的制备方法，其特征在于，在所述第一浮栅上形成第一连接塞时，在未覆盖所述遂穿氧化层的所述第二源区的两端上形成第二连接塞。

11.如权利要求6-10中任意一项所述的闪存的制备方法，其特征在于，所述第一浮栅与所述第一源区之间形成有耦合氧化层，

12.如权利要求6-10中任意一项所述的闪存的制备方法，其特征在于，所述第二浮栅与所述第二源区之间形成有耦合氧化层。

13.如权利要求6-10中任意一项所述的闪存的制备方法，其特征在于，所述存储单元包括位于所述第二源区中的掺杂区、与所述第二介质层相连的两个侧墙以及覆盖所述掺杂区结的源线多晶硅。

14.一种监测闪存隧穿氧化层击穿电压的方法，其特征在于，采用如权利要求1-5中任意一项所述的闪存，或如权利要求6-13中任意一项所述的闪存制备方法形成的闪存，在所述第一连接塞与所述字线多晶硅之间加上不同的电压，测得的击穿电压即所述隧穿氧化层的击穿电压。

说明书

闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法

技术领域

[0001] 本发明涉及存储器技术领域，尤其涉及一种闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法。

背景技术

[0002] 在半导体存储装置中，闪存(Flashmemory)是一种非易失性存储器，且属于可擦除可编程只读存储器(ErasableProgrammableRead-OnlyMemory，EPROM)。闪存可针对整个存储器区块进行擦除(Erase)，且擦除速度快，约需一至两秒。因此，近年来，闪存已运用于各种消费性电子产品中，例如：数码相机、数码摄影机、移动电话或笔记本电脑等。一般而言，闪存分分栅结构或堆叠栅结构或两种结构的组合。分栅式存储器由于其特殊的结构，相比堆叠栅存储器在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。

[0003] 分栅闪存的结构参考图1所示，包括位于半导体衬底1中的源区2，位于源区2上的浮栅3、遂穿氧化层4、介质层8以及字线多晶硅5。其中，遂穿氧化层4的击穿电压对于闪存的电擦除性能影响较大，因此，需要对遂穿氧化层4的击穿电压进行监测。参考图2所示，现有技术中通常在浮栅3刻蚀之前插入一道保护浮栅3的光阻掩模板7。然而，在后续工艺中利用源极多晶硅6将浮栅3引出，从而通过测试源极多晶硅6与字线多晶硅5之间的击穿电压实现对遂穿氧化层4的击穿电压的监测。然而，该测试方法中增加的光阻掩模板7将增加生产成本，并且，额外的光阻掩模板7也可能在闪存中引入缺陷。

发明内容

[0004] 本发明的目的在于，提供一种闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法，解决现有技术监测遂穿氧化层的击穿电压时需要增加额外的光阻掩模板保护浮栅的技术问题。

[0005] 为解决上述技术问题，本发明提供一种闪存，包括半导体衬底，所述半导体衬底包括相邻的第一区域和第二区域，其中，

[0006] 所述第一区域包括：

[0007] 第一源区，所述第一源区位于部分所述半导体衬底中；

[0008] 第一浮栅，所述第一浮栅覆盖所述第一源区；

[0009] 第一连接塞，所述第一连接塞位于所述第一浮栅上，所述第一连接塞两侧的所述第一浮栅上形成有第一介质层；

[0010] 所述第二区域包括：

[0011] 第二源区，所述第二源区位于部分所述半导体衬底中，靠近所述第一区域的所述第二源区与所述第一源区相连；

[0012] 第二浮栅，所述第二浮栅间隔覆盖部分所述第二源区，靠近所述第一区域的所述第二浮栅与所述第一浮栅至少部分相连；

[0013] 第二介质层，所述第二介质层覆盖所述第二浮栅，所述第二介质层之间形成器件单元；

[0014] 遂穿氧化层，所述遂穿氧化层覆盖所述第二介质层远离所述器件单元的一侧；

[0015] 字线多晶硅，所述字线多晶硅位于所述遂穿氧化层远离所述器件单元的一侧。

[0016] 可选的，所述器件单元包括位于所述第二源区中的掺杂区、与所述第二介质层相连的两个侧墙以及覆盖所述掺杂区的源线多晶硅。

[0017] 可选的，所述第二区域还包括第二连接塞，所述第二连接塞位于所述第二源区的两端。

[0018] 可选的，所述一浮栅与所述第一源区之间形成有第一耦合氧化层。

[0019] 可选的，所述二浮栅与所述第二源区之间形成有第二耦合氧化层。

[0020] 相应的，本发明还提供一种闪存的制备方法，包括：

[0021] 提供半导体衬底，将所述半导体衬底分为相邻的第一区域和第二区域；

[0022] 在部分所述半导体衬底中形成源区，所述源区包括位于所述第一区域中的第一源区和位于所述第二区域中的第二源区，靠近所述第一区域的所述第二源区与所述第一源区相连；

[0023] 在所述源区上形成浮栅，所述浮栅包括位于所述第一源区的第一浮栅和位于所述第二源区上的第二浮栅，靠近所述第一区域的所述第二浮栅与所述第一浮栅相连；

[0024] 在所述浮栅上形成介质层，所述介质层包括完全覆盖所述第一浮栅的第一介质层和部分覆盖所述第二浮栅的第二介质层；

[0025] 刻蚀所述第二介质层之间的所述第二浮栅以及所述第二源区两端的所述第二浮栅至所述半导体衬底，在所述第二介质层之间形成器件单元；

[0026] 依次形成遂穿氧化层和字线多晶硅，所述遂穿氧化层覆盖所述第二源区、第二介质层以及所述器件单元，所述字线多晶硅覆盖所述遂穿氧化层；

[0027] 刻蚀所述字线多晶硅和所述遂穿氧化层，去除所述器件单元以及所述第二源区两端的所述字线多晶硅和所述遂穿氧化层；

[0028] 刻蚀所述第一介质层，在所述第一浮栅上形成第一连接塞。

[0029] 可选的，形成所述介质层之前，在所述第一区域上形成具有第一特征尺寸的第一掩膜，在所述第二区域上形成具有第二特征尺寸的第二掩膜。

[0030] 可选的，形成所述介质层的过程中，所述第一特征尺寸小于所述第一掩膜上的所述介质层的厚度的2倍，所述第一介质层完全填充所述第一掩膜的间隙；所述第二特征尺寸大于所述第二掩膜上的所述介质层的厚度的2倍，所述第二介质层不完全填充所述第二掩膜的间隙。

[0031] 可选的，采用反应离子刻蚀去除部分所述介质层，使得所述第一介质层完全覆盖所述第一掩膜的间隙，所述第二介质层覆盖靠近所述第二掩膜侧壁的部分所述第二掩膜的间隙。

[0032] 可选的，在所述第一浮栅上形成第一连接塞时，在未覆盖所述遂穿氧化层的所述第二源区的两端上形成第二连接塞。

[0033] 可选的，所述第一浮栅与所述第一源区之间形成有耦合氧化层，[0034] 可选的，所述第二浮栅与所述第二源区之间形成有耦合氧化层。

[0035] 可选的，所述器件单元包括位于所述第二源区中的掺杂区、与所述第二介质层相连的两个侧墙以及覆盖所述掺杂区结的源线多晶硅。

[0036] 作为本发明的另一面，本发明还提供一种监测闪存隧穿氧化层击穿电压的方法，采用上述闪存，或上述闪存的制备方法形成的闪存，在所述第一连接塞与所述字线多晶硅之间加上不同的电压，测得的击穿电压即所述隧穿氧化层的击穿电压。

[0037] 本发明提供的闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法中，第一介质层可以作为第一浮栅的掩膜，保护第一浮栅不受刻蚀第二浮栅过程的影响。之后，刻蚀第一介质层，在第一浮栅上形成第一连接塞将第一浮栅引出，在第一连接塞和字线多晶硅之间加上不同电位即可测试遂穿氧化层的击穿电压。本发明中，不需要增加额外的光阻掩模板保护第一浮栅结构即可形成监测遂穿氧化层击穿电压的结构，节约了测试工艺成本。

附图说明

[0038] 图1为现有技术中闪存的剖面结构示意图；

[0039] 图2为现有技术中形成闪存的版图；

[0040] 图3为本发明一实施例中第一区域形成的闪存剖面图；

[0041] 图4为本发明一实施例中第二区域形成的闪存剖面图

[0042] 图5为本发明中一实施例中形成闪存的制备方法的流程图；

[0043] 图6为本发明中一实施例中形成闪存的版图；

[0044] 图7a-图7d为本发明一实施例中制备第一区域各步骤对应的剖面图；

[0045] 图8a-图8f为本发明一实施例中制备第二区域各步骤对应的剖面图。

具体实施方式

[0046] 下面将结合示意图对本发明的闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

[0047] 本发明的核心思想在于，将半导体衬底分为第一区域和第二区域，第一区域的第一浮栅上完全覆盖第一介质层，第二区域的第二浮栅上部分覆盖第二介质层，接着，刻蚀第二浮栅，在第二介质层之间形成器件单元，然而，第一介质层可以作为第一浮栅的掩膜保护第一浮栅不受刻蚀第二浮栅的影响。之后，刻蚀第一介质层，在第一浮栅上形成第一连接塞将第一浮栅引出，在第一连接塞和字线多晶硅之间加上不同电位即可测试遂穿氧化层的击穿电压。本发明中，不需要增加额外的光阻掩模板保护第一浮栅结构即可形成监测遂穿氧化层击穿电压的结构，节约了测试工艺成本。并且，本发明的制备方法，与现有的工艺平台兼容，测试结构中浮栅尖端与真实结构类似，能更好的反映实际情况，使得监测的结果更准确，

[0048] 以下结合图3-图4对本发明的闪存进行具体说明，并且，结合图5、图6、图7a-图7d以及图8a图8f对本发明用于闪存的制备方法进行具体说明。

[0049] 本发明制备的一种闪存包括半导体衬底，将半导体衬底分为相邻的第一区域10和第二区域20，在第一区域10中形成将浮栅引出的结构，在第二区域20中形成闪存。

[0050] 参考图4所示，所述第一区域10包括：

[0051] 第一源区11，所述第一源区11位于部分所述半导体衬底100中；

[0052] 第一浮栅13，所述第一浮栅13覆盖所述第一源区11，本实施例中，所述第一源区10还包括第一耦合氧化层12，所述第一耦合氧化层12位于所述第一源区11与所述第一浮栅13之间；

[0053] 第一连接塞15，所述第一连接塞15位于所述第一浮栅13上，所述第一连接塞15两侧形成有第一介质层14；

[0054] 所述第二区域20包括：

[0055] 第二源区21，所述第二源区21位于部分所述半导体衬底100中，靠近所述第一区域10的所述第二源区21与所述第一源区11相连；

[0056] 第二浮栅23，所述第二浮栅23间隔覆盖部分所述第二源区21，靠近所述第一区域10的所述第二浮栅23与所述第一浮栅13至少部分相连，所述第二区域20还包括第二耦合氧化层22，所示第二耦合氧化层22位于所述二浮栅23与所述第二源区21之间；

[0057] 第二介质层24，所述第二介质层24覆盖所述第二浮栅23，所述第二介质层24之间形成器件单元70，其中，所述器件单元70包括位于所述第二源区21中的掺杂区25、与所述第二介质层24相连的侧墙26以及覆盖所述结的源线多晶硅27；

[0058] 遂穿氧化层28，所述遂穿氧化层26覆盖所述第二介质层24远离所述器件单元70的一侧；

[0059] 字线多晶硅29，所述字线多晶硅29位于所述遂穿氧化层28远离所述器件单元70的一侧；

[0060] 第二连接塞32，所述第二连接塞32位于所述第二源区21的两端。

[0061] 本发明闪存的制备方法的流程图参考图5所示，闪存的制备的版图结构参考图6所示，结合图6的版图对本发明的制备方法进行具体说明，制备方法包括如下步骤：

[0062] 执行步骤S1，提供半导体衬,100，所述半导体衬底100可以为硅衬底、SOI衬底、锗硅衬底等，本实施例中，以所述半导体衬底100为硅衬底为例进行说明，将所述半导体衬底100分为相邻的第一区域10和第二区域20。

[0063] 执行步骤S2，在部分所述半导体衬底100中形成源区30，采用离子注入的方法在所述半导体衬底100中形成掺杂的源区30,。参考图7a和8a所示，所述源区30包括位于所述第一区域10中的第一源区11和位于所述第二区域20中的第二源区21，并且，靠近所述第一区域10的所述第二源区21和所述第一源区11相连。

[0064] 执行步骤S3，在所述源区30上形成耦合氧化层和浮栅(图6中均未示出)，参考图7b和图8b所示，所述耦合穿氧化层包括位于所述第一区域10中的第一耦合氧化层12和位于所述第二区域20中的第二耦合氧化层22，所述浮栅包括位于所述第一源区10的第一浮栅13和位于所述第二源区20上的第二浮栅23，所述第一耦合氧化层12和靠近所述第一区域10的第二耦合氧化层22相连，靠近所述第一区域10的所述第二浮栅23与所述第一浮栅13相连。

[0065] 执行步骤S4，在所述半导体衬底100上形成掩膜层(图6中未示出)，参考图7b和图8b所示，所述掩膜层包括位于所述第一区域10的第一掩膜31和位于第二区域20的第二掩膜
33，第一掩膜31具有第一特征尺寸D1，第二掩膜33具有特征尺寸D2。在所述浮栅上形成介质层40，采用化学气相沉积工艺形成所述介质层40，所述介质层40在第一掩膜31和第二掩膜
33上的的厚度均为L，第一特征尺寸D1小于在所述第一掩膜31上的所述介质层40的厚度L的
2倍(D<2L)，第二特征尺寸D2大于在所述第二掩膜33上的所述介质层40的厚度L的2倍(D2>
2L)，从而，图7b和图8b所示，根据薄膜对于不同特征尺寸间隙的填充能力的差异性，当第一特征尺寸D1小于在所述第一掩膜31上的所述介质层40的厚度L的2倍(D<2L)时，介质层40可以完全填充第一掩膜31的间隙，而第二特征尺寸D2大于在所述第二掩膜33上的所述介质层
40的厚度L的2倍(D2>2L)时，介质层40仅仅填充第二掩膜33的侧壁及底部处，从而未完全填充第二掩膜33的间隙。之后，对所述半导体衬底100上的介质层40进行反应离子刻蚀，去除第一掩膜31上的第一介质层14、第二掩膜33上的第二介质层24以及第二掩膜33间隙的部分第二介质层24。第一掩膜31间隙中的第一介质层14保留下来，使得第一介质层14完全覆盖第一浮栅13，而第二掩膜33间隙中的第二介质层24仅保留靠近第二掩膜33侧壁的部分，从而第二介质层24部分覆盖第二浮栅23，如图7c与图8c所示。

[0066] 可以理解的是，第一介质层14和第二介质层24是在同一工艺步骤中通过相同条件的化学气相沉积工艺形成，并且在同一工艺步骤中采用相同条件的反应离子刻蚀条件去除多余的第一介质层14和第二介质层24，由于第一掩膜31和第二掩膜33的填充能力的差异性，从而最终第一掩膜31的间隙被第一介质层14完全覆盖，第二掩膜33的间隙仅靠近第二掩膜33的侧壁处被第二介质层24覆盖。

[0067] 执行步骤S5，参考图8c所示，以第二介质层24及第二掩膜33为掩膜，刻蚀所述第二介质层24之间的所述第二浮栅23和所述第二耦合氧化层22直至暴露所述半导体衬底100。在所述第二介质层24之间形成器件单元70，所述器件单元70包括位于所述第二源区21中的掺杂区25、与所述第二介质层24相连的两个侧墙26以及覆盖所述掺杂区25的源线多晶硅
27。其中，所述掺杂区25采用离子注入的方法形成，所述掺杂区25与所述第二源区21之间形成PN结，所述侧墙26采用化学气相沉积工艺形成，所述源线多晶硅27采用气相外延工艺以及化学机械研磨方法形成。接着，通过湿法刻蚀将所述第一掩膜31和第二掩膜33去除，并且，刻蚀第二掩膜33掩盖下的所述第二浮栅23和所述第二耦合氧化层22直至暴露所述半导体衬底100，分别形成图7d和图8d中的结构。

[0068] 需要说明的是，在刻蚀第二浮栅23的过程中，所述第一介质层14完全覆盖所述第一浮栅13，从而第一介质层14可以作为第一浮栅13的掩膜，保护第一浮栅13不受第二浮栅23刻蚀过程的影响。因此，相对于现有技术中，本发明对源区30和介质层40的掩膜进行改进，从而由第一介质层14作为第一浮栅13的掩膜，不需要形成额外的光阻掩模板保护第一浮栅13，不需要增加额外的工艺成本。刻蚀完第二浮栅23之后，靠近所述第一区域10的所述第二浮栅23至少部分与所述第一浮栅13相连。

[0069] 执行步骤S6，参考图8e所示，依次在所述第二源区21上形成遂穿氧化层28和字线多晶硅29，所述遂穿氧化层28覆盖所述第二源区21、第二介质层24以及所述器件单元70，所述字线多晶硅29全部覆盖所述遂穿氧化层28。

[0070] 执行步骤S7，参考图8f所示，刻蚀所述字线多晶硅28和所述遂穿氧化层29，去除所述器件单元70以及所述第二源区21两端的所述字线多晶硅29和所述遂穿氧化层28，从而在第二区域20中形成闪存。其中，第二浮栅23与字线多晶硅29之间的遂穿氧化层28的击穿电压的大小，将影响闪存的性能，尤其影响闪存电擦除的性能，因此，需要对第二浮栅23的尖端处的击穿电压。

[0071] 执行步骤S8，刻蚀所述第一介质层14，在所述第一浮栅13上形成第一连接塞15，形成如图3所示的结构。图3中，第一连接塞15将所述第一浮栅13引出，用于后续测试遂穿氧化层28时加上电压。在形成第一连接塞15的同时，在未覆盖所述遂穿氧化层28的所述第二源区21的两端形成第二连接塞32，形成如图4所示的结构，所述第二连接塞32可以将所述第二源区32引出。本发明中，在第一区域10用于将第一浮栅13引出，第二区域20形成实际使用时的闪存的结构，从而可以用于监测闪存结构中的浮栅与字线多晶硅之间的遂穿氧化层的击穿电压。

[0072] 作为本发明的另一方面，本发明还提供一种监测闪存隧穿氧化层击穿电压的方法，采用上述闪存，或上述闪存的制备方法形成的闪存结构，在所述第一连接塞15与所述字线多晶硅29之间加上不同电位的电压，测得的击穿电压即所述隧穿氧化层28的击穿电压。可以理解的是，本发明在同时对连接塞的掩膜和刻蚀进行改进，使得在第一区域10中形成第一连接塞15，将第一浮栅13引出，从而，在测试隧穿氧化层的击穿电压时不需要通过在源线多晶硅27形成的接触电极将浮栅引出。

[0073] 需要说明的是，在闪存的后续的工艺中，还需要制备接触电极将所述字线多晶硅29引出。由于第一浮栅13与第二浮栅23之间至少部分是相连的，测试第一浮栅13与字线多晶硅29之间的击穿电压即可测得第二浮栅23与字线多晶硅29之间的击穿电压，即，遂穿氧化层28的击穿电压。从而，在第一连接塞15和字线多晶硅29之间加上不同的电位，即可测试遂穿氧化层28的击穿电压。另一方面，本发明中，在第二区域中形成的闪存与实际应用的闪存的结构相同，并且第一区域的结构不对第二区域的闪存造成影响，从而，使得测试的结构更加的接近真实结构，测试的可靠性更好。

[0074] 综上所述，本发明提供的闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法中，第一介质层可以作为第一浮栅的掩膜，保护第一浮栅不受刻蚀第二浮栅过程的影响。之后，刻蚀第一介质层，在第一浮栅上形成第一连接塞将第一浮栅引出，在第一连接塞和字线多晶硅之间加上不同电位即可测试遂穿氧化层的击穿电压。本发明中，不需要增加额外的光阻掩模板保护第一浮栅结构即可形成监测遂穿氧化层击穿电压的结构，节约了测试工艺成本。

[0075] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。