本发明公开了一种存储器，包含：一逻辑控制器，产生一字元线致能信号与一提升致能信号；一字元线驱动器接收该字元线致能信号；一电压提升电路接收该提升致能信号；多个提升电容单元，连接于该电压提升电路与该字元线驱动器之间；多个存储器核心，每一该存储器核心皆具有多条字元线连接至该字元线驱动电路；多个选择器，对应地连接至所述多个存储器核心；以及多个输出驱动器，对应地连接至所述多个选择器；其中，所述多个存储器核心的数目正比例于所述多个提升电容单元的数目。本发明可根据字元线的负载的改变而变更提升电容的数值，用以控制字元线电压。
一逻辑控制器，产生一字元线致能信号与一提升致能信号，所述提升致能信号动作，字元线电压被提升；
多个提升电容单元，连接于该电压提升电路与该字元线驱动器之间；
多个存储器核心，每一该存储器核心皆具有多条字元线连接至该字元线驱动电路；
多个选择器，对应地连接至所述多个存储器核心；以及多个输出驱动器，对应地连接至所述多个选择器；
其中，所述多个存储器核心的数目正比例于所述多个提升电容单元的数目。
2.如权利要求1所述的存储器，其中该字元线驱动器具有一第一线路且该电压提升电路具有一第二线路，所述多个提升电容单元连接于该第一线路与该第二线路之间。
3.如权利要求2所述的存储器，其中字元线驱动器包括：一第一晶体管，具有一栅极接收该字元线致能信号，一源极连接至该第一线路，一漏极连接至所述多个字元线其中之一；
一第二晶体管，具有一栅极接收该字元线致能信号，一源极连接至一接地端，一漏极连接至第一晶体管的漏极，所述第一晶体管的类型不同于所述第二晶体管的类型；以及一第三晶体管，具有一栅极接收该提升致能信号，一源极连接至一电源电压，一漏极连接至该第一线路。
4.如权利要求3所述的存储器，其中该电压提升电路连接于该第三晶体管的栅极以及该第二线路之间。
5.如权利要求2所述的存储器，其中每一该提升电容单元包括：一电容器连接于该第一线路与该第二线路之间。
6.如权利要求2所述的存储器，其中每一该提升电容单元包括：一第一电容器连接于该第一线路与该第二线路之间；以及一第二电容器根据该逻辑控制器输出的一控制信号选择性地连接于该第一线路与该第二线路之间。
7.如权利要求2所述的存储器，其中字元线驱动器包括：一或门，具有一第一端接收该字元线致能信号，一第二端接收该提升致能信号，以及一输出端；
一第一晶体管，具有一栅极接收该字元线致能信号，一源极连接至一接地端，一漏极连接至所述多个字元线其中之一；以及一第二晶体管，具有一栅极连接至该或门的输出端，一源极连接至一电源电压，一漏极连接至该第一线路与该第一晶体管的漏极；所述第一晶体管的类型不同于所述第二晶体管的类型。
8.如权利要求7所述的存储器，其中该电压提升电路连接于该或门的第二端以及该第二线路之间。
9.一种存储器编译器的一存储器生成方法，包含下列步骤：接收一存储器信息，且该存储器信息包括该存储器的一特定存储量；
根据该存储器信息，计算出多个存储器核心、多个选择器、多个输出驱动器以及多个提升电容单元的数目；以及配置所述多个存储器核心、所述多个选择器、所述多个输出驱动器、所述多个提升电容单元、一逻辑控制器、一字元线驱动器与一电压提升电路，用以生成该存储器；
所述逻辑控制器产生一字元线致能信号与一提升致能信号，所述提升致能信号动作，字元线电压被提升；
所述多个提升电容单元，连接于该电压提升电路与该字元线驱动器之间；
所述多个存储器核心，每一该存储器核心皆具有多条字元线连接至该字元线驱动电路；
所述多个选择器对应地连接至所述多个存储器核心；以及所述多个输出驱动器对应地连接至所述多个选择器；
其中，所述多个存储器核心的数目正比例于所述多个提升电容单元的数目。
10.如权利要求9所述的存储器生成方法，其中该字元线驱动器具有一第一线路且该电压提升电路具有一第二线路，所述多个提升电容单元连接于该第一线路与该第二线路之间。
11.如权利要求10所述的存储器生成方法，其中字元线驱动器包括：一第一晶体管，具有一栅极接收该字元线致能信号，一源极连接至该第一线路，一漏极连接至所述多个字元线其中之一；
一第二晶体管，具有一栅极接收该字元线致能信号，一源极连接至一接地端，一漏极连接至第一晶体管的漏极，所述第一晶体管的类型不同于所述第二晶体管的类型；以及一第三晶体管，具有一栅极接收该提升致能信号，一源极连接至一电源电压，一漏极连接至该第一线路。
12.如权利要求11所述的存储器生成方法，其中该电压提升电路连接于该第三晶体管的栅极以及该第二线路之间。
13.如权利要求10所述的存储器生成方法，其中每一该提升电容单元包括：一电容器连接于该第一线路与该第二线路之间。
14.如权利要求10所述的存储器生成方法，其中每一该提升电容单元包括：一第一电容器连接于该第一线路与该第二线路之间；以及一第二电容器根据该逻辑控制器输出的一控制信号选择性地连接于该第一线路与该第二线路之间。
15.如权利要求10所述的存储器生成方法，其中字元线驱动器包括：一或门，具有一第一端接收该字元线致能信号，一第二端接收该提升致能信号，以及一输出端；
一第一晶体管，具有一栅极接收该字元线致能信号，一源极连接至一接地端，一漏极连接至所述多个字元线其中之一；以及一第二晶体管，具有一栅极连接至该或门的输出端，一源极连接至一电源电压，一漏极连接至该第一线路与该第一晶体管的漏极；所述第一晶体管的类型不同于所述第二晶体管的类型。
16.如权利要求15所述的存储器生成方法，其中该电压提升电路连接于该或门的第二端以及该第二线路之间。
运用于存储器编译器的存储器生成方法与生成的存储器
技术领域
[0001] 本发明涉及一种存储器编译器(memory complier)，尤指一种具有适应性(adaptive)提升字元线电压能力的存储器编译器的存储器生成方法及其生成的存储器。
背景技术
[0002] 为了能够加速设计各种存储器，存储器编译器已经广泛的运用于业界。而利用存储器编译器，研发人员可以根据不同的需求以及特性设计出不同尺寸与存储量的各式存储器，并快速地导入工艺用以缩短存储器制造的时间。
[0003] 请参照图1，其所绘示为现有存储器编译器所生成的存储器示意图。此存储器50包括：逻辑控制器(logic controller)20、字元线驱动器(WL driver)10、存储器核心(memory core)11～1m、选择器(selector)21～2m、与输出驱动器(output driver)31～3m。
[0004] 基本上，逻辑控制器20可在读写动作时操控存储器50内部的所有电路。再者，字元线驱动器10可根据地址数据解码出特定字元线，并动作(activate)该特定字元线。而存储器核心11～1m中包括多条字元线(word line)连接至字元线驱动器10与多条位元线(bit line)，而所有的存储器核心11～1m的组合即为该存储器50的存储量。
[0005] 以第1字元线(WL1)为例来作说明，字元线驱动器10的第1字元线(WL1)连接至所有存储器核心11～1m。当第1字元线(WL1)动作时，存储器核心11～1m中连接至第1字元线(WL1)的所有存储单元(memory cell)皆会动作。换言之，当存储器50的存储量越高，存储器核心11～1m数目越多，而字元线就会越长。
[0006] 再者，每一个选择器21～2m中皆包括一多路复用器(multiplexer)以及感测放大器(sense amplifier)用以选择特定位元线(bit line)，并且感测出该特定位元线上的数据。再者，输出驱动器31～3m输出特定位元线上的数据。
[0007] 基本上，研发人员根据实际的需求来设计存储器50时，仅需要将特定的设计参数输入存储器编译器。之后，存储器编译器即可据以设计出符合要求的存储器50。
[0008] 举例来说，对存储器编译器输入特定存储量的存储器50时，存储器编译器即可计算出存储器核心11～1m、选择器21～2m与输出驱动器31～3m的数目，并搭配逻辑控制器20与字元线驱动器10即可组合成存储器50。基本上，一个存储器核心需要搭配一个选择器与一个输出驱动器，因此m个存储器核心11～1m搭配对应m个选择器21～2m与m个输出驱动器31～3m。而经由存储器编译器配置(placement)上述的电路后即形成存储器50。
[0009] 由于半导体工艺的日新月异，当存储器50导入先进工艺(例如：小于40nm工艺以下)时，会造成存储器的良率(yield rate)下降。经由详细的研究之后，存储器良率下降的原因在于工艺变异造成存储单元所感应的电流不够(induced current)而无法正常运作。上述这些由工艺变异所导致无法正常运作的存储单元，被称为弱存储单元(weak memory cell)。
[0010] 为了让弱存储单元能够正常运作，其中一个方法即为提高字元线电压。当字元线电压提高后，使得弱存储单元能够正常运作，即可有效地提升存储器的良率。
[0011] 请参照图2，其所绘示为现有字元线电压提升电路(word line boost circuit)。
[0012] 字元线电压提升电路308包括：电压调整器(regulator)306、开关晶体管SW1、SW2、SW3、提升电容(boost capacitor)C1、切换时序电路(switch time circuit)302。切换时序电路302接收区块选择信号(blank select signal)，并据以控制开关晶体管SW1、SW2、SW3。再者，当字元线动作时，提升电容C1将叠加后的电源电压(VDD)与可调整电压(VDELTA)传递至字元线驱动器304，并传送至存储器核心。
[0013] 再者，可调整电压VDELTA是由电压调整器306根据可编程电压源310输出的参考电压VREF来决定。换句话说，字元线电压提升电路308的电压提升大小是由可编程电压源310输出的参考电压VREF来决定。
[0014] 众所周知，现有的字元线电压提升电路308中的电压调整器306与可编程电压源310非常的耗电，并且会占据非常大的布局面积(layout area)。
[0015] 再者，现有的字元线电压提升电路308运用于存储器编译器还会有许多缺点。举例来说，不同存储量的存储器核心所组成的存储器，其字元线的长度不一。因此，针对每个不同存储容量的存储器，每一次都需要调整字元线电压提升电路308的参考电压VREF。如此将造成存储器设计者的不便。
发明内容
[0016] 针对现有技术中存在的问题，本发明的目的为提供一种存储器，包含：一逻辑控制器，产生一字元线致能信号与一提升致能信号；一字元线驱动器接收该字元线致能信号；一电压提升电路接收该提升致能信号；多个提升电容单元，连接于该电压提升电路与该字元线驱动器之间；多个存储器核心，每一该存储器核心皆具有多条字元线连接至该字元线驱动电路；多个选择器，对应地连接至所述多个存储器核心；以及多个输出驱动器，对应地连接至所述多个选择器；其中，所述多个存储器核心的数目正比例于所述多个提升电容单元的数目。
[0017] 本发明的另一目的为提供一种存储器编译器的一存储器生成方法，包含下列步骤：接收一存储器信息，且该存储器信息包括该存储器的一特定存储量；根据该存储器信息，计算出多个存储器核心、多个选择器、多个输出驱动器以及多个提升电容单元的数目；以及配置所述多个存储器核心、所述多个选择器、所述多个输出驱动器、所述多个提升电容单元、一逻辑控制器、一字元线驱动器与一电压提升电路，用以生成该存储器；其中，所述多个存储器核心的数目正比例于所述多个提升电容单元的数目。
[0018] 本发明的有益效果在于，本发明提出一种存储器编译器，其根据设计参数而进一步地设计出符合要求的存储器，并且该存储器编译器可根据字元线的负载的改变而变更提升电容的数值，用以控制字元线电压。
[0019] 为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
[0020] 图1所绘示为现有存储器编译器所生成的存储器示意图。
[0021] 图2所绘示为现有字元线电压提升电路。
[0022] 图3所绘示为字元线上的负载与提升电容之间的关系示意图。
[0023] 图4所绘示为本发明存储器编译器所生成的存储器示意图。
[0024] 图5A与图5B所绘示为本发明第一实施例字元线驱动器、电压提升电路与提升电容单元及其相关信号示意图。
[0025] 图6A与图6B所绘示为本发明第二实施例字元线驱动器、电压提升电路与提升电容单元及其相关信号示意图。
[0026] 图7A与图7B所绘示本发明提升电容单元的各种实施例。
[0027] 其中，附图标记说明如下：
[0028] 10、70：字元线驱动器
[0029] 11～1m、71～7x：存储器核心
[0030] 20、80：逻辑控制器
[0031] 21～2m、81～8x：选择器
[0032] 31～3m、91～9x：输出驱动器
[0033] 50、100：存储器
[0034] 60：电压提升电路
[0035] 61～6x：提升电容单元
[0036] 302：切换时序电路
[0037] 304：字元线驱动器
[0038] 306：电压调整器
[0039] 308：字元线电压提升电路
[0040] 310：可编程电压源
具体实施方式
[0041] 请参照图3，其所绘示为字元线上的负载与提升电容之间的关系示意图。假设任一字元线(WL)连接至x个存储器核心71～7x，并且该字元线(WL)耦合(couple)至电压提升电路60。
[0042] 如图3所示，该字元线(WL)连接是连接至x个存储器核心71～7x，且每个存储单元71～7x上有其各自的附载c1～cx。所以该字元线(WL)上的负载为Cwl＝(c1+…+cx)。再者，电压提升电路60所使用的提升电容为Cbst。因此，在该字元线(WL)动作时，电压提升电路60可提供的字元线电压(Vwl)为，
[0043]
[0044] 其中存储器的电源电压为VDD。换句话说，当字元线(WL)的长度越长时，字元线(WL)上的负载Cwl越大，使得电压提升电路60的字元线电压Vwl提升能力变低。
[0045] 而本发明提出一种存储器编译器，其根据设计参数而进一步地设计出符合要求的存储器，且此存储器具备提升字元线电压的相关电路。换言之，所述多个相关电路可根据字元线的负载Cwl的改变而变更提升电容Cbst的数值。换句话说，本发明的编译器为具备适应性(adaptive)提升字元线电压Vwl能力的存储器编译器。以下详细说明之。
[0046] 请参照图4，其所绘示为本发明存储器编译器所设计的存储器示意图。当研发人员对存储器编译器输入特定存储量的存储器信息时，存储器编译器即可生成一存储器100。换言之，存储器编译器根据特定存储量的存储器信息来计算出存储器核心71～7x、选择器81～8x与输出驱动器91～9x的数目，并搭配逻辑控制器80与字元线驱动器70。除此之外，本发明的编译器还增加一电压提升电路60以及计算电压提升电容单元61～6x的数目。而经由存储器编译器配置(placement)电压提升电容单元61～6x、存储器核心71～7x、选择器81～8x、输出驱动器91～9x、逻辑控制器80、字元线驱动器70与电压提升电路60后即形成本发明之存储器100。
[0047] 再者，上述存储器100中的逻辑控制器80、字元线驱动器70、存储器核心71～1x、选选择器81～8x、与输出驱动器91～9x的功能相同于图1，此处不再赘述。
[0048] 在本发明存储器编译器所生成的存储器100中，一个存储器核心搭配一个选择器、一个输出驱动器、与一个提升电容单元。因此，x个存储器核心71～7x搭配对应x个选择器81～8x、x个输出驱动器91～9x以及x个提升电容单元61～6x。再者，存储器100中的电压提升电路60搭配x个提升电容单元61～6x是用来产生提升的字元电压(boosted word line voltage)Vwl。换句话说，存储器核心71～7x的数目正比例于提升电容单元61～6x的数目。
[0049] 如图4所示，字元线驱动器70耦接至电压提升电路60，字元线驱动器70与电压提升电路60各具有第一线路(BSTH)与第二线路(BSTL)连接至所有的提升电容单元61～6x。再者，每一个提升电容单元61～61x中包括一电容器连接于第一线路(BSTH)与第二线路(BSTL)之间。而电压提升电路60所使用的提升电容Cbst即为第一线路(BSTH)与第二线路(BSTL)上的的等效电容值。
[0050] 以图4为例，当存储器核心的数目越多时，提升电容单元的数目也会增加。由于存储器核心的数目越多，字元线WL会越长，使得字元线WL上的负载Cwl增加。再者，提升电容单元的数目越多，提升电容Cbst的等效电容值也会增加。
[0051] 很明显地，由于电压提升电路60提供的字元线电压(Vwl)为
[0052]
[0053] 在字元线WL上的负载Cwl增加的情况下，提升电容单元Cbst的等效电容值也随之增加。因此，可以维持电压提升电路60的字元线电压Vwl提升能力。
[0054] 请参照图5A与图5B，其所绘示为本发明第一实施例的字元线驱动器、电压提升电路与提升电容单元及其相关信号示意图。字元线驱动器70包括一第一晶体管M1、第二晶体管M2与第三晶体管M3。第三晶体管M3源极连接至电源电压VDD，栅极接收提升致能信号BST_en，漏极连接至第一线路(BSTH)。第一晶体管M1源极连接至第一线路(BSTH)，栅极接收字元线致能信号WL_en，漏极连接至字元线WL。第二晶体管M2漏极连接至字元线WL，栅极接收字元线致能信号WL_en，源极连接至接地端。
[0055] 另外，电压提升电路60接收提升致能信号BST_en，并且连接至第二线路(BSTL)。再者，第一线路(BSTH)与第二线路(BSTL)之间是连接至提升电容单元61～61x。而所有的提升电容单元61～61x的等效电容值即视为提升电容Cbst。
[0056] 基本上，提升致能信号BST_en与字元线致能信号WL_en系由逻辑控制器80所输出。如图5B所示，于时间点t1时，字元线致能信号WL_en动作，第一晶体管M1与第三晶体管M3开启(turn on)，使得字元线WL电压为电源电压VDD。
[0057] 于时间点t2时，提升致能信号BST_en动作，第三晶体管M3关闭(turnoff)。因此，于时间点t3时，字元线WL上的电压为电源电压VDD加上增量Vdelta，亦即第一线路(BSTH)上的电压。换句话说，当提升致能信号BST_en动作后，字元线电压即可有效地被提升。
[0058] 请参照图6A与图6B，其所绘示为本发明第二实施例的字元线驱动器、电压提升电路与提升电容单元及其相关信号示意图。字元线驱动器70包括一或门(OR gate)72、一晶体管Ma与一晶体管Mb。或门72输入端分别接收提升致能信号BST_en与字元线致能信号WL_en；晶体管Mb源极连接至电源电压VDD，栅极连接至或门72输出端，漏极连接至第一线路(BSTH)与字元线WL。晶体管Ma漏极连接至第一线路(BSTH)，栅极接收字元线致能信号WL_en，源极连接至接地端。
[0059] 另外，电压提升电路60接收提升致能信号BST_en，并且连接至第二线路(BSTL)。再者，第一线路(BSTH)与第二线路(BSTL)之间是连接至提升电容单元61～61x。而所有的提升电容单元61～61x的等效电容值即视为提升电容Cbst。
[0060] 同理，提升致能信号BST_en与字元线致能信号WL_en是由逻辑控制器80所输出。如图6B所示，于时间点t1时，提升致能信号BST_en为低电平且字元线致能信号WL_en转换至低电平，晶体管Mb开启(turn on)且晶体管Ma关闭(turn off)，使得字元线WL电压为电源电压VDD。
[0061] 于时间点t2时，提升致能信号BST_en转换至高电平，晶体管Mb关闭与晶体管Ma关闭。因此，于时间点t3时，字元线WL上的电压为电源电压VDD加上增量Vdelta，亦即第一线路(BSTH)上的电压。换句话说，当提升致能信号BST_en动作后，字元线电压即可有效地被提升。
[0062] 请参照图7A与图7B，其所绘示本发明提升电容单元的各种实施例。如图7A所示，每个提升电容单元61～6x中皆具有一电容器ca连接于第一线路(BSTH)与第二线路(BSTL)之间。因此，当存储器编译器利用x数目的提升电容单元61～6x，则提升电容Cbst的等效电容值为x个电容器的总合。
[0063] 如图7B所示，每个提升电容单元61～6x中至少有一电容器ca连接于第一线路(BSTH)与第二线路(BSTL)之间。而其他电容器cb～cz是根据逻辑控制器80所输出的控制信号Ctrl来选择性地连接于第一线路(BSTH)与第二线路(BSTL)之间。换句话说，利用控制信号Ctrl更可以细调(fine tune)提升电容Cbst的等效电容值。用以更精确地控制字元线电压Vwl。
[0064] 由以上的说明可知，本发明的优点在于提出一种存储器编译器，其根据设计参数而进一步地设计出符合要求的存储器，并且该存储器编译器可根据字元线的负载的改变而变更提升电容的数值，用以控制字元线电压Vwl。
[0065] 综上所述，虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明。本发明所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定者为准。
