非挥发性记忆单元以及非挥发性记忆装置

摘要

本发明提出一种非挥发性记忆单元以及非挥发性记忆装置。非挥发性记忆单元包含一锁存结构、第一读写电路、第一忆阻器、第二读写电路以及第二忆阻器。第一读写电路用以控制第一忆阻器的写入操作。第二读写电路用以控制第二忆阻器的写入操作。当进行恢复操作时，利用第一忆阻器与第二忆阻器的阻值差异恢复锁存结构的数据电位。本发明的非挥发性记忆装置结合了快速记忆元件与非挥发性记忆体的优点，其即可在工作状态时高速工作，又可在断电状态时保存数据。

权利要求

1.一种非挥发性记忆单元，其特征在于，包含：

一锁存结构，其具有一储存节点与一反向储存节点，用以在该非挥发性记忆单元于一工作电压下，储存一对位数据，该锁存结构电性耦接至一字符读取线；

一第一读写电路，电性耦接至一位线、一第一控制线与该锁存结构；

一第二读写电路，电性耦接至一反位线、该第一控制线与该锁存结构；

一第一忆阻器，电性耦接至该第一读写电路与一第二控制线；以及一第二忆阻器，电性耦接至该第二读写电路与该第二控制线；

其中，该第一读写电路包含一第五晶体管与一第六晶体管，该第二读写电路包含一第七晶体管与一第八晶体管，该第五晶体管、该第六晶体管、该第七晶体管以及该第八晶体管各自均具有第一端、第二端与控制端，该第五晶体管，其第二端耦接至一系统接地端，其控制端耦接至该第一控制线，该第六晶体管，其第二端耦接至该第一忆阻器，其控制端耦接至该位线，该第五晶体管的第一端与该第六晶体管的第一端连接，并电性耦接至该锁存结构，该第七晶体管，其第二端耦接至该系统接地端，其控制端耦接至该第一控制线，该第八晶体管，其第二端耦接至该第二忆阻器，其控制端耦接至该反位线，以及该第七晶体管的第一端与第八晶体管的第一端连接，并电性耦接至该锁存结构；

其中，在该非挥发性记忆单元于断电状态下，该第一忆阻器、该第二忆阻器用以储存该对位数据；

当该字符读取线的电压准位为该工作电压时，该位线、该第一控制线与该第二控制线控制该第一读写电路，以将该储存节点的数据写入该第一忆阻器，或将该第一忆阻器的数据读取至该储存节点，该反位线、该第一控制线与该第二控制线控制该第二读写电路，以将该反向储存节点的数据写入该第二忆阻器，或将该第二忆阻器的数据读取至该反向储存节点。

2.根据权利要求1所述的非挥发性记忆单元，其特征在于，该锁存结构包含：一第一反向器，具有一输出端与一输入端；以及

一第二反向器，具有一输出端与一输入端；

其中，该第一反向器的输出端耦接至该第二反向器的输入端，该第二反向器的输出端耦接至该第一反向器的输入端，以形成交错耦合，该第一反向器的输出端为该锁存结构的该储存节点，该第二反向器的输出端为该锁存结构的该反向储存节点。

3.根据权利要求2所述的非挥发性记忆单元，其特征在于，该第一反向器包含一第一晶体管与一第二晶体管，该第二反向器包含一第三晶体管与一第四晶体管，该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管各自均具有第一端、第二端与控制端，该第一晶体管的第二端与该第二晶体管的第一端连接，并电性耦接至该第一反向器的输出端，该第一晶体管的控制端与该第二晶体管的控制端连接，并电性耦接至该第一反向器的输入端，该第一晶体管的第一端电性耦接至该字符读取线，该第三晶体管的第二端与该第四晶体管的第一端连接，并电性耦接至该第二反向器的输出端，该第三晶体管的控制端与该第四晶体管的控制端连接，并电性耦接至该第二反向器的输入端，该第三晶体管的第一端电性耦接至该字符读取线。

4.根据权利要求2所述的非挥发性记忆单元，其特征在于，该第一忆阻器经写入操作而具有一第一阻值，该第二忆阻器经写入操作而具有一第二阻值。

5.根据权利要求4所述的非挥发性记忆单元，其特征在于，该第一忆阻器与该第二忆阻器包含相变化记忆体。

6.根据权利要求4所述的非挥发性记忆单元，其特征在于，

当该非挥发性记忆单元进行一恢复操作以读取一非挥发性位数据时，该位线及该反位线将该第六晶体管与该第八晶体管导通；

该第一控制线维持低电压准位以关断该第五晶体管与第七晶体管；

该字符读取线由低电压准位提升至该工作电压，使该第一反向器的该储存节点电位与该第二反向器的该反储存节点电位暂态提升；据此，该储存节点电位与该反储存节点电位基于该第一阻值与该第二阻值之间的阻值差异而分别趋向高准位或低准位。

7.根据权利要求4所述的非挥发性记忆单元，其特征在于，

当对该第一忆阻器进行写入操作时，该字符读取线设定于低电压准位；

该第一控制线设定为高电压准位，以导通该第五晶体管；

该位线设定为高电压准位，以导通该第六晶体管；该第二控制线依据该储存节点的位数据，输入一第一写入脉波至该第一忆阻器以设定该第一阻值。

8.根据权利要求4所述的非挥发性记忆单元，其特征在于，

当对该第二忆阻器进行写入操作时，该字符读取线设定于低电压准位；

该第一控制线设定为高电压准位，以导通该第七晶体管；

该反位线设定为高电压准位，以导通该第八晶体管；

该第二控制线依据该反向储存节点的位数据，输入一第二写入脉波至该第二忆阻器以设定该第二阻值。

9.一种非挥发性记忆装置，其特征在于，包含：

多个如权利要求1所述的非挥发性记忆单元，每一非挥发性记忆单元用以储存一个位的数据，每一非挥发性记忆单元分别耦接至各自对应的一字符读取线、一位线、一反位线、一第一控制线、一第二控制线以及一系统接地端。

说明书

非挥发性记忆单元以及非挥发性记忆装置

技术领域

[0001] 本发明是关于一种记忆体架构。特别是关于一种非挥发性的记忆体架构及相关电路。

背景技术

[0002] 记忆体是电子计算机中的重要组成元件，随着各种应用的情况不同，发展出了许多不同的记忆体架构。例如，动态随机存取记忆体(Dynamic Random Access Memory,DRAM)、静态随机存取记忆体(Static Random-Access Memory,SRAM)、只读记忆体(Read-Only Memory,ROM)及快闪记忆体(Flash Memory)等。

[0003] 其中，只读记忆体及快闪记忆体属于非挥发性记忆体，在装置断电后能可记录其中的数据。一般来说，上述两种非挥发性记忆体在数据保存上较稳定且省电，但较不易复写且读写速度较慢。

[0004] 动态随机存取记忆体与静态随机存取记忆体等挥发性记忆体，因为读写速度较快，通常作为与处理器搭配的主要记忆体。动态随机存取记忆体的优势在于结构简单(仅须一个晶体管与一个电容)、储存密度高以及单位容量的成本较低。在现实中，动态随机存取记忆体的电容经常周期性地充电，导致耗电量较大的缺点。

[0005] 相较之下，静态随机存取记忆体只要保持通电，里面储存的数据就可以恒常保持，不需要周期性对电容充电。此外，静态随机存取记忆体通常具有较快的读取速度(高于动态随机存取记忆体)以及非常低的维持功耗。当电力供应停止时，传统的静态随机存取记忆体储存的数据仍会消失。传统由六个晶体管组成的静态随机存取记忆体(6T SRAM)还存在了一些问题，例如当记忆单元杂讯容限(Static noise margin,SNM)设计不足时，储存点容易受外部位线干扰，导致读取时破坏原来储存数据。因此，传统的静态随机存取记忆体仍有许多改进空间。

[0006] 随着移动装置往薄型化及轻量化发展，电子装置上的空间极为有限，且元件的耗电问题更受到重视。需要有合适的记忆体能更提供较高的数据稳定度且具有较快的读取速度，此外能解决传统的静态随机存取记忆体所存在的问题。

发明内容

[0007] 近来，随着现有的记忆体技术面临到尺度上的物理极限，发展新的记忆体技术成为目前相关领域重要的研发课题，其中忆阻性记忆体因结构单纯、低功耗等优势，受到广泛的研究。为了解决上述的问题，本发明提出一种基于忆阻器的非挥发性记忆装置及记忆单元，其可用于各种集成电路上的应用(例如用来控制可编程电路中的切换开关、或是用于内容可定址记忆体中)，本发明的非挥发性记忆装置及记忆单元具备有类似静态随机存取记忆体的快速读取特性且内部数据不需经常性地动态更新，且在断电后仍可利用忆阻器保存数据内容。此外，当非挥发性记忆单元进行恢复操作，施加于忆阻器上的为受限制的箝位电压，当恢复操作时用来确保忆阻器两端的跨压低于某一限定值，以避免忆阻器因为过大的电压输入而改变状态。

[0008] 本发明的一方面为一种非挥发性记忆单元，其包含锁存结构、第一读写电路、第二读写电路、第一忆阻器以及第二忆阻器。锁存结构具有一储存节点与一反向储存节点，用以在该非挥发性记忆单元于一工作电压下，储存一对位数据，锁存结构电性耦接至一字符读取线。第一读写电路电性耦接至一位线、一第一控制线与该锁存结构。第二读写电路电性耦接至一反位线、该第一控制线与该锁存结构。第一忆阻器电性耦接至该第一读写电路与一第二控制线。第二忆阻器电性耦接至该第二读写电路与该第二控制线。在非挥发性记忆单元于断电状态下，该第一忆阻器、该第二忆阻器用以储存该对位数据。当字符读取线的电压准位为工作电压时，位线、第一控制线与第二控制线控制第一读写电路，以将储存节点的数据写入第一忆阻器，或该第一忆阻器的数据读取至储存节点，反位线、第一控制线与第二控制线控制第二读写电路，以将反向储存节点的数据写入第二忆阻器，或将第二忆阻器的数据读取至反向储存节点。

[0009] 本发明的一方面为一种非挥发性记忆单元，其包含一锁存结构、第五晶体管、第六晶体管、第一忆阻器、第七晶体管、第八晶体管以及第二忆阻器。此一锁存结构包含第一晶体管、第二晶体管、第三晶体管以及第四晶体管，第一晶体管与第二晶体管形成第一反向器，第三晶体管与第四晶体管形成第二反向器其与第一反向器交错耦合，第一晶体管与第三晶体管耦接至字符读取线。第五晶体管具有第一端、第二端以及控制端，其第一端耦接至该第二晶体管，其第二端耦接至系统接地端，其控制端耦接至第一控制线。第六晶体管具有第一端、第二端以及控制端，其第一端耦接至该第五晶体管的第一端以及该第二晶体管的第二端，其控制端耦接至位线。第一忆阻器经写入操作而具有一第一阻值，耦接于该第六晶体管的第二端与第二控制线之间。第七晶体管具有第一端、第二端以及控制端，其第一端耦接至该第四晶体管，其第二端耦接至该系统接地端，其控制端耦接至第一控制线。第八晶体管具有第一端、第二端以及控制端，其第一端耦接至该第七晶体管的第一端以及该第四晶体管的第二端，其控制端耦接至一反位线。第二忆阻器经写入操作而具有第二阻值，第一阻值与第二阻值相异且逻辑上互补，耦接于第八晶体管的第二端与第二控制线之间。

[0010] 本发明的另一方面为一种非挥发性记忆装置，其包含多个如上所述的非挥发性记忆单元，每一非挥发性记忆单元用以储存一个位的数据，每一非挥发性记忆单元分别耦接至各自对应的一字符读取线、一位线、一反位线、一第一控制线、一第二控制线以及一系统接地端。

[0011] 综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值。

附图说明

[0012] 为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

[0013] 图1为根据本发明一实施例所绘示的非挥发性记忆装置的示意图；

[0014] 图2绘示图1中非挥发性记忆装置的其中一个非挥发性记忆单元的进一步示意图；

[0015] 图3绘示根据本发明另一实施例中其中一个非挥发性记忆单元的示意图；

[0016] 图4A绘示根据一实施例中非挥发性记忆单元进行恢复操作以读取非挥发性位数据时的相关信号时序图；

[0017] 图4B绘示在非挥发性记忆单元进行恢复操作的开关状态示意图；

[0018] 图5A绘示根据一实施例中非挥发性记忆单元进行写入操作时的相关信号时序图；

[0019] 图5B绘示在非挥发性记忆单元对第一忆阻器进行写入操作时的开关状态示意图；以及

[0020] 图5C绘示在非挥发性记忆单元对第二忆阻器进行写入操作时的开关状态示意图。

具体实施方式

[0021] 下文是举实施例配合所附附图作详细说明，以更好地理解本发明的实施方式，但所提供的实施例并非用以限制本揭露所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭露所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。

[0022] 此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

[0023] 于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。

[0024] 请参阅图1，其为根据本发明一实施例所绘示的非挥发性记忆装置100的示意图。如图1所示，非挥发性记忆装置100，其包含多个非挥发性记忆单元(Non-Volatile Memory Cell)，每一非挥发性记忆单元用以储存一个位的数据。于图1中示意性地绘示了六个非挥发性记忆单元MC11、MC12、MC13、MC21、MC22以及MC23，但本发明并不以此为限。实际应用中，非挥发性记忆体装置100可包含许多个非挥发性记忆单元。值得注意的是，记忆单元组的数量以及各级记忆单元组所对应到的字符线数量、记忆单元数量皆可依实际需求进行调整，图1中所绘示的仅为示例，并非用以限制本发明。

[0025] 每一非挥发性记忆单元MC11～MC23分别耦接至与其相对应的位线(bit line)BL1～BL3以及反位线(inverted bit line,or bit line bar)BLB1～BLB3。举例来说，非挥发性记忆单元MC11耦接至与其相对应的位线BL1以及反位线BLB1；位于同一字符且下一位的非挥发性记忆单元MC12则耦接至与其相对应的位线BL2以及反位线BLB2，依此类推。

[0026] 于此实施例中，每一非挥发性记忆单元MC11～MC23更分别耦接至与其相对应的字符读取线(reading word line)RWL1～RWL2、第一控制线PG1～PG2以及第二控制线Vwrite1～Vwrite2。于此实施例中，非挥发性记忆单元MC11、MC12与MC13属于同一字符，故耦接至同一字符读取线RWL1、第一控制线PG1以及第二控制线Vwrite1。实际应用中，同一字符可能包含8、16、32或更多个位组，图中未示。上述记忆体的其他基本架构为已知技艺的人所熟知，在此便不进一步赘述。

[0027] 请一并参阅图2，其绘示图1中非挥发性记忆装置100的其中一个非挥发性记忆单元MC11的进一步示意图。于此实施例中，图1中的每一非挥发性记忆单元MC11～MC23均各自包含类似图2中非挥发性记忆单元MC11的细部结构，并各自搭配相应的信号线路(位线、反位线、字符读取线、第一控制线及第二控制线等)。

[0028] 如图2所示，非挥发性记忆单元MC11包含锁存结构LATCH(其包含第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4)、第一读写电路RWC1(其包含第五晶体管T5以及第六晶体管T6)、第二读写电路RWC2(其包含第七晶体管T7以及第八晶体管T8)、第一忆阻器MR1以及第二忆阻器MR2。上述晶体管(T1～T8)各具有第一端、第二端以及控制端。

[0029] 锁存结构LATCH电性耦接至字符读取线RWL1。锁存结构LATCH具有储存节点Q与反向储存节点QB。当非挥发性记忆单元MC11处于工作电压下时，储存节点Q与反向储存节点QB用以储存一对位数据。第一晶体管T1的第一端耦接至字符读取线RWL1。第二晶体管T2的第一端耦接至第一晶体管T1的第二端，第一晶体管T1与第二晶体管T2两者控制端耦接，第二晶体管T2与第一晶体管T1互斥地导通，借此第一晶体管T1与第二晶体管T2形成第一反向器。

[0030] 第三晶体管T3的第一端耦接至字符读取线RWL1。第四晶体管T4的第一端耦接至第三晶体管T3的第二端，第三晶体管T3与第四晶体管T4两者控制端耦接，第四晶体管T4与第三晶体管T3互斥地导通，借此第三晶体管T3与第四晶体管T4形成第二反向器。

[0031] 第三与第四晶体管T3、T4的控制端耦接至第一晶体管T1的第二端及第二晶体管T2的第一端，第三晶体管T3的第二端与第四晶体管T4的第一端耦接至第一与第二晶体管T1、T2的控制端。也就是说，第一反向器的输出(如图2中锁存结构LATCH的储存节点Q)接到第二反向器的输入(第三与第四晶体管T3、T4的控制端)，第二反向器的输出(如图2中锁存结构LATCH的反向储存节点QB)接到第一反向器的输入(第一与第二晶体管T1、T2的控制端)，如此，第一反向器与第二反向器交错耦合，便形成了前述的锁存结构LATCH。

[0032] 若有位数据“1”被储存于储存节点Q，透过第二反向器(第三与第四晶体管T3、T4)把反向储存节点QB设定为位数据“0”，而反向储存节点QB透过第一反向器(第一与第二晶体管T1、T2)回授强化储存节点Q的位数据“1”，反之亦然。

[0033] 锁存结构LATCH用以透过储存节点Q(与反向储存节点QB)的电位高低来暂存一个位的数据。于此实施例中，当字符读取线RWL1的电位为高准位时，锁存结构LATCH内的数据会持续维持。当字符读取线RWL1的电位归零时，锁存结构LATCH内的数据便会消失。因此，本发明中的非挥发性记忆单元MC11利用第一忆阻器MR1与第二忆阻器MR2搭配第五晶体管T5至第八晶体管T8来进行非挥发性的数据储存，位数据将透过第一忆阻器MR1与第二忆阻器MR2的阻值差异来储存，不会受到电源关闭的影响，当需要读取数据时，便可以利用非挥发性记忆单元MC11进行恢复操作以读取非挥发性位数据，详细作法如下列说明。

[0034] 第一读写电路RWC1电性耦接至位线BL1、第一控制线PG1与锁存结构LATCH。第一忆阻器MR1电性耦接至第一读写电路RWC1与第二控制线Vwrite1。

[0035] 如图2所示，第五、第六晶体管T5、T6的第一端互相耦接；第五晶体管T5的第一端、第二端及控制端分别耦接至第二晶体管T2的第二端、系统接地端(GND)及第一控制线PG1。第六晶体管T6的第一端、控制端分别耦接至第二晶体管T2的第二端、位线BL1。第七、第八晶体管T7、T8的第一端互相耦接。

[0036] 第二读写电路RWC2电性耦接至反位线BLB1、第一控制线PG1与锁存结构LATCH。第二忆阻器MR2电性耦接至第二读写电路RWC2与第二控制线Vwrite1。

[0037] 第七晶体管T7的第一端、第二端及控制端分别耦接至第四晶体管T4的第二端，系统接地端(GND)及第一控制线PG1。第八晶体管T8的第一端、控制端分别耦接至第四晶体管T4的第二端、反位线BLB1。

[0038] 第一忆阻器MR1经写入操作而具有第一阻值，耦接于第六晶体管T6的第二端与第二控制线Vwrite1之间。第二忆阻器MR2经写入操作而具有一第二阻值，第二忆阻器MR2耦接于第八晶体管T8的第二端与第二控制线Vwrite之间。第一忆阻器MR1的第一阻值与第二忆阻器MR2的第二阻值相异且逻辑上互补。

[0039] 第一忆阻器MR1与第二忆阻器MR2采用忆阻器(memristor)是一种被动电子元件。举例来说，若是相变化忆阻器是根据施加在忆阻器上的写入电流大小与写入时间，可将相变化忆阻器设置为不同阻值，例如使之为高阻值或低阻值两种方式。于此实施例中，第一忆阻器MR1经设定而具有第一阻值。第二忆阻器MR2经设定而具有第二阻值，第一阻值与第二阻值相异且逻辑上互补，也就是说，同一个非挥发性记忆单元MC11内的第一忆阻器MR1与第二忆阻器MR2其中一者为高阻态而另一者为低阻态。

[0040] 如图2所示的实施例中，非挥发性记忆单元MC11还包含第一反向放大器INV1以及第二反向放大器INV2。第一反向放大器INV1输入端耦接于第一晶体管T1与第二晶体管T2之间(即储存节点Q)，第一反向放大器INV1输出端用以输出第一输出信号OUT1。第二反向放大器INV2的输入端耦接于该第三晶体管与该第四晶体管之间(即反向储存节点QB)，第二反向放大器INV2的输出端用以输出第二输出信号OUT2。于此实施例中，由于第一反向放大器INV1与第二反向放大器INV2的反向放大效果，第一输出信号OUT1与第二输出信号OUT2分别为储存节点Q与反向储存节点QB的反向逻辑。但本发明并不以此为限，于另一实施例中，若将第一反向放大器INV1与第二反向放大器INV2分别替换为缓冲放大器，则第一输出信号OUT1与第二输出信号OUT2分别为储存节点Q与反向储存节点QB的同向逻辑，此亦属本发明的揭露范围。

[0041] 如图2所示的实施例中非挥发性记忆单元MC11适用于可编程电路，用来储存可编程电路中的各种非挥发性数据，可编程电路为现场可编程门阵列(Field-programmable gate array,FPGA)电路或可编程逻辑装置(Programmable Logic Device,PLD)。非挥发性记忆单元MC11可根据储存的位的数据而用以控制可编程电路的其中一个受控开关，使可编程电路可以根据非挥发性记忆体单元MC11所储存的数据而具有不同的作动、功能或操作特性。

[0042] 请一并参阅图3，其绘示根据本发明另一实施例中其中一个非挥发性记忆单元MC11的示意图。于图3的实施例中，非挥发性记忆单元MC11还包含第九晶体管T9以及第十晶体管T10，其各具有第一端、第二端以及控制端。第九晶体管T9的第一端、第二端及控制端分别耦接至储存节点Q、位线BL1及字符读取线RWL。第十晶体管T10的第一端、第二端及控制端分别耦接至反向储存节点QB、反位线BLB1及字符读取线RWL1。第九晶体管T9与第十晶体管T10根据字符读取线RWL1的控制将储存节点Q与反向储存节点QB的电位输出至位线BL1及反位线BLB1

[0043] 其中由第一至第四晶体管T1～T4所形成的锁存结构(LATCH)、第九晶体管T9以及第十晶体管T10等效形成由六个晶体管组成的静态随机存取记忆单元(6T SRAM cell)，其操作原理上与静态随机存取记忆体的主要架构相似，并具有较快的反应速度及较低的能耗。于图3所绘示的例子中，第一晶体管T1与第三晶体管T3的第一端均耦接至字符读取线RWL1。于另一实施例中，第一晶体管T1与第三晶体管T3的第一端亦可耦接至系统高电位(如系统高电位Vdd，图中未示)，亦可实现静态随机存取记忆单元的操作特性。

[0044] 于图2及图3的两种实施例中的非挥发性记忆单元MC11虽然将第一反向放大器INV1与第二反向放大器INV2替换为第九晶体管T9与第十晶体管T10，实际上两者在非挥发性记忆单元MC11进行恢复(restore)操作以读取非挥发性位数据、以及对第一忆阻器MR1/第二忆阻器MR1进行写入操作以储存非挥发性位数据的操作原理是相同的。

[0045] 在非挥发性记忆单元MC11于断电状态下，第一忆阻器MR1、第二忆阻器MR2用以储存该对位数据。当字符读取线的电压准位为工作电压时，位线、第一控制线与第二控制线控制第一读写电路，以将储存节点的数据写入第一忆阻器，或该第一忆阻器的数据读取至储存节点，反位线、第一控制线与第二控制线控制第二读写电路，以将反向储存节点的数据写入第二忆阻器，或将第二忆阻器的数据读取至反向储存节点。

[0046] 以下主要利用图2实施例中的非挥发性记忆单元MC11说明恢复操作与写入操作的详细过程与控制信号，同样的操作亦可应用在图3实施例中的非挥发性记忆单元MC11上。请一并参阅图4A及图4B，图4A绘示根据一实施例中非挥发性记忆单元MC11进行恢复操作以读取非挥发性位数据时的相关信号时序图。图4B绘示在非挥发性记忆单元MC11进行恢复操作的开关状态示意图。

[0047] 在非挥发性记忆单元MC11于断电状态下，第一忆阻器MR1、第二忆阻器MR2用以非挥发性地储存原本暂存于锁存结构LATCH中的该对位数据。当字符读取线RWL1的电压准位为工作电压时，位线BL1、第一控制线PG1与第二控制线Vwrite1控制第一读写电路RWC1，以将储存节点Q的数据写入第一忆阻器MR1(如后续段落中写入操作的实施例)，或将第一忆阻器的MR1数据读取至储存节点Q(如后续段落中恢复操作的实施例)，此外，反位线BLB1、第一控制线PG1与第二控制线Vwrite1控制第二读写电路RWC2(如后续段落中写入操作的实施例)，以将反向储存节点QB的数据写入第二忆阻器MR2，或将第二忆阻器MR2的数据读取至反向储存节点QB(如后续段落中恢复操作的实施例)。

[0048] 如图4A及图4B所示，当非挥发性记忆单元MC11进行恢复操作以读取非挥发性位数据时，第一控制线PG1被设定于低准位将第五晶体管T5与第七晶体管T7关断。第二控制线Vwrite1被设定为零准位(接地电位)，将第一忆阻器MR1与第二忆阻器MR2的第二端接地。

[0049] 接着，由时间点t01起，位线BL1及反位线BLB1的准位被提升至箝位电压Vclamp，此一箝位电压Vclamp用以将第六晶体管T6与第八晶体管T8导通，箝位电压Vclamp的大小仅须略为高过第六晶体管T6与第八晶体管T8各自的门槛电压Vth即可。如此一来，第一忆阻器MR1与第二忆阻器MR2各自第一端的电压最大值便为Vclamp-Vth，而不会有过高的电压施加于第一忆阻器MR1与第二忆阻器MR2的第一端。如此一来，可以避免非挥发性记忆单元MC11进行恢复操作时因读取电压造成非挥发性位数据翻转的问题。

[0050] 接着，由时间点t02起，将字符读取线RWL1提升至高准位，字符读取线RWL1的电位在第一晶体管T1、第二晶体管T2、第六晶体管T6与第一忆阻器MR1在分压关系下，使第一反向器的储存节点Q电位暂态提升；同一时间，字符读取线RWL1的电位在第三晶体管T3、第四晶体管T4、第八晶体管T8与第二忆阻器MR2在分压关系下，亦使第二反向器的反向储存节点QB电位暂态提升。

[0051] 于此实施例中，假设第一忆阻器MR1所具有的第一阻值高于第二忆阻器MR2所具有的第二阻值，将使得储存节点Q电位暂态提升速度高过反向储存节点QB电位暂态提升速度。接着，基于第一阻值与该第二阻值之间的阻值差异，在锁存结构LATCH的正回授增强效果下使储存节点Q趋向高准位，而反向储存节点QB趋向低准位。依此便完成了非挥发性记忆单元MC11的恢复操作，并由锁存结构LATCH将储存节点Q与反向储存节点QB的电位锁存(即完成数据锁存)。

[0052] 于图4B的例子中，锁存于储存节点Q与反向储存节点QB的电位可以透过第一输出信号OUT1或第二输出信号OUT2读出(或者对照于图3的实施例中，可以透过位线BL1/反位线BLB1读出)。

[0053] 于此实施例中，非挥发性记忆单元MC11所储存的数据是由第一忆阻器MR1与第二忆阻器MR2的高低阻态所定义。举例来说，第一忆阻器MR1为高阻值而第二忆阻器MR2为低阻值，将使储存节点Q与反向储存节点QB在恢复操作中分别趋向高准位与低准位。反之，若第一忆阻器MR1为低阻值而第二忆阻器MR2为高阻值，将使储存节点Q与反向储存节点QB在恢复操作中分别趋向低准位与高准位。

[0054] 本发明其中一优点为，当电子装置在工作状态时，非挥发性记忆单元的运作方式类似于具有高读写速度的快速记忆元件(如SRAM/DRAM)。传统的非挥发性记忆体(如Flash Memory)，虽其电源关闭之后亦可保持其数据，但在工作状态时，传统的非挥发性记忆体的读写速度远低于快速记忆元件(如SRAM/DRAM)。综上所述，本发明的实施例结合了快速记忆元件(如SRAM/DRAM)与非挥发性记忆体(如Flash Memory)的优点，其即可在工作状态时高速工作，又可在断电状态时保存数据。

[0055] 接着，关于如何写入第一忆阻器MR1与第二忆阻器MR2的阻值，请一并参阅图5A、图5B以及图5C。参图5A及图5B，非挥发性记忆单元MC11先对第一忆阻器MR1进行写入操作，但不以此顺序为限。首先，第一控制线PG1被提升至高准位，将第五晶体管T5与第七晶体管T7导通，位线BL1被提升至高准位，将第六晶体管T6导通(此时反位线BLB1为低准位将第八晶体管T8关断)。随后，在时间点t11，第二控制线Vwrite1输入第一写入脉波(如图5A所示的第一写入电压脉波HV1)至第一忆阻器MR1以设定第一阻值。接着，参图5A及图5C，位线BL1被降至低准位(第六晶体管T6关断)同时，位线BLB1被提升至高准位，将第八晶体管T8导通。随后，在时间点t12，第二控制线Vwrite1输入第二写入脉波(如图5A所示的第二写入电压脉波HV2)至第二忆阻器MR2以设定第二阻值，完成对第二忆阻器MR2的写入操作。

[0056] 第一写入电压脉波HV1与第二写入电压脉波HV2分别具有不同脉波波型与电压幅度(或电流幅度)，使第一忆阻器MR1与第二忆阻器MR2具有不同的阻态。举例来说，如图5A所示，第一写入电压脉波HV1为变化程度较大的短促脉冲，使第一忆阻器MR1形成较高的阻值；第二写入电压脉波HV2为变化程度较小的平缓脉冲，使第二忆阻器MR2形成较低的阻值，但本发明的忆阻器并不以上述晶向融熔型为限，实际应用中各种不同写入原理的忆阻器均适用。需注意的是上述的第一、第二写入电压脉波HV1、HV2亦可以替换为一组不同电流幅度的第一写入电流脉波与第二写入电流脉波，故图5A上第二控制线Vwrite1的緃坐标单位也可以是电流。

[0057] 实际应用中，现场可编程门阵列(Field-programmable gate array,FPGA)电路、可编程逻辑装置(Programmable Logic Device,PLD)的应用中，需有静态随机存取记忆单元(SRAM)储存上述FPGA/PLD的设定组态，因SRAM一旦电源关闭后即丧失其储存的数据，故使用FPGA/PLD时，一电源开启后，需要先下载数据到静态随机存取记忆单元(SRAM)，然后才完成对FPGA/PLD的组态设定。

[0058] 然使用本发明的非挥发性记忆装置是结合传统SRAM及非挥发性记忆的优点，当使用FPGA/PLD即将断电时，本发明先将每个记忆单元的锁存结构里(LATCH)的数据，依上述实施例的写入方法，将“0”或“1”的数据分别写入第一忆阻器MR1与第二忆阻器MR2。如此FPGA/PLD断电后，其设定组态数据仍然存在于第一、第二忆阻器MR1、MR2中；故当FPGA/PLD上电时，第一、第二忆阻器MR1、MR2的“0”或“1”可立即被回复到锁存结构(LATCH)里，而不需要先下载组态设置数据，如此可节省FPGA/PLD的使用资源与时间。然上述使用实施例仅为例示说明，本发明不限于FPGA/PLD的使用，凡有需要在电子装置电源关闭之后仍保持其数据，在工作状态需高速存取数据需求者，皆是本发明的应用范围。

[0059] 虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，例如改变记忆单元组的个数或是各组记忆单元组所对应的字符线数量。因此，本发明的保护范围当视所附的权利要求书所界定的范围为准。