本发明的各个实施例涉及集成真空微电子结构及其制造方法。描述了一种集成真空微电子结构(1)，该结构包括：高掺杂半导体衬底(11)；置于所述掺杂半导体衬底(11)上方的第一绝缘层(12)；置于所述第一绝缘层上方的第一导电层；置于所述第一导电上方的第二绝缘层(93)；形成于所述第一绝缘层和所述第二绝缘层(12,93)内的真空沟槽(19)，该真空沟槽(19)延伸至高掺杂半导体衬底(11)；置于所述真空沟槽上方的第二导电层(42)，其作为阴极；置于所述掺杂半导体衬底(11)下的第三金属层(22)，其作为阳极；将所述第二导电层(42)置于与所述真空沟槽(19)的上边缘(40)相邻，其中所述第一导电层被所述第二绝缘层的部分与所述真空沟槽(19)分隔开，并且该第一导电层与所述第二导电层(42)电接触。
第一绝缘层(12)，置于所述掺杂半导体衬底(11)上方，第一导电层(13)，置于所述第一绝缘层上方，第二绝缘层(93)，置于所述第一导电层上方，
真空沟槽(19)，形成在所述第一绝缘层和所述第二绝缘层(12,93)内，并且延伸至所述高掺杂半导体衬底(11)，第二导电层(42)，置于所述真空沟槽上方，并且作为阴极，
第三导电层(22)，置于所述高掺杂半导体衬底(11)之下，并且作为阳极，所述第二导电层(42)置于与所述真空沟槽(19)的上边缘(40)相邻，其中所述第一导电层(13)被第二绝缘层的部分与所述真空沟槽(19)分隔开，并且与所述第二导电层(42)电接触。
2.根据权利要求1所述的集成真空微电子结构，其中所述真空沟槽(19)具有宽度尺寸(W)，使得所述第二导电层(42)保持悬置在所述真空沟槽(19)之上。
3.根据权利要求1所述的集成真空微电子结构，其中所述真空沟槽(19)设置有：另外的绝缘层(21)，置于所述真空沟槽的侧壁上。
4.根据权利要求1所述的集成真空微电子结构，其中所述第一导电层(17)由掺杂多晶硅构成并且具有高于1018个原子/cm3的掺杂剂浓度。
5.根据权利要求1所述的集成真空微电子结构，其中所述真空沟槽(19)具有在0.3微米至0.6微米范围内的宽度尺寸。
6.根据权利要求1所述的集成真空微电子结构，其中所述第一导电层(13)具有环形结构(17)，所述真空沟槽(19)形成在所述环形结构的孔的内部。
7.根据权利要求6所述的集成真空微电子结构，其中所述真空沟槽(19)的深度(B)取决于所述第一绝缘层和所述第二绝缘层的厚度，并且所述集成真空微电子结构的阈值电压取决于所述环形结构的直径(A)。
8.根据权利要求6或7所述的集成真空微电子结构，其中所述环形结构(17)是超环形结构。
9.根据权利要求6所述的集成真空微电子结构，其中所述环形结构(17)具有在1微米至
10.一种用于制造集成真空微电子结构(1)的方法，包括：
在所述掺杂半导体衬底(11)之上，沉积第一绝缘层(12)，在所述第一绝缘层上方，沉积第一导电层(13)，
在所述第一绝缘层和所述第二绝缘层(12,93)内，形成真空沟槽(19)，所述真空沟槽延伸至所述高掺杂半导体衬底(11)，在所述真空沟槽上方，沉积第二导电层(42)，并且作为阴极，所述第二导电层(42)置于与所述真空沟槽(19)的上边缘(40)相邻，在所述高掺杂半导体衬底(11)之下，形成第三导电层(22)，并且作为阳极，其中所述方法包括在沉积所述第一导电层(13)的步骤之后，选择性地去除所述第一导电层(13)，从而使得所述第一导电层与所述真空沟槽(19)借助所述第二绝缘层的部分而分隔开，选择性地去除所述第二绝缘层，以在所述第二绝缘层中形成开口(3)，使得所述开口(3)到达所述第一导电层，在所述第二导电层(42)之上以及在所述开口中，沉积另外的导电层(45)，使得所述另外的导电层(45)接触所述第一导电层和所述第二导电层。
11.根据权利要求10所述的方法，其中所述真空沟槽(19)具有宽度尺寸(W)，使得所述第二导电层(42)保持悬置在所述真空沟槽(19)之上。
12.根据权利要求10所述的方法，包括：在沉积所述第二导电层(42)之前，在所述第二绝缘层(93)以及所述真空沟槽(19)之上沉积另外的绝缘层(21)，选择性地去除所述另外的绝缘层(21)，从而使得所述另外的绝缘层(21)仅置于所述真空沟槽(19)的侧壁上。
13.根据权利要求10所述的方法，其中所述第一导电层(13)由掺杂多晶硅构成并且具有高于1018个原子/cm3的掺杂剂浓度。
14.根据权利要求10所述的方法，其中所述真空空间(19)具有在0.3微米至0.6微米范围内的宽度尺寸。
15.根据权利要求10所述的方法，其中所述第二导电层(42)的所述沉积的步骤在低温下进行，从而使得所述沉积的速度并非在所有方向上都是均匀的，而是在水平方向上优先的，所述沉积步骤提供突起的从所述上边缘(40)的形成，所述突起向所述真空沟槽的内部接近，保持悬置在所述真空沟槽(19)之上，并且在所述第二导电层(42)的所述沉积步骤的结尾合并自身。
16.根据权利要求10所述的方法，其中所述第二导电层(42)具有至少等于所述真空沟槽(19)的宽度尺寸的厚度。
17.根据权利要求10所述的方法，其中选择性去除所述第一导电层(13)的步骤以这样的方式进行，使得所述第一导电层(13)采用环形结构(17)，所述真空沟槽(19)形成在所述环形结构的孔的内部。
18.根据权利要求17所述的方法，其中所述环形结构(17)是超环形结构。
19.根据权利要求17所述的方法，其中所述环形结构(17)具有在1微米至4微米范围内的内径(A)。
20.一种集成器件(500)，所述集成器件包含了根据权利要求1至9中的任意一项所述的多个集成真空微电子结构(1)，其中所述多个集成真空微电子结构(1)中的所述集成真空微电子结构(1)彼此并联布置。
21.一种将根据权利要求1至9中的任意一项所述的集成真空微电子结构或者根据权利要求20所述的集成器件用作电子温度计的用途。
集成真空微电子结构及其制造方法
技术领域
[0001] 本发明涉及集成真空微电子结构及其制造方法。
背景技术
[0002] 曾经作为电子设备支柱之一的真空管具有多种限制，比如以机械方式在玻璃外罩内部制造的结构阻碍了其微型化与集成化。因此，在片上系统(system on chip)的时代，真空管逐渐被晶体管所取代。
[0003] 然而，过去几年，通过采用半导体制造技术，将真空管研发至微米级的微型形式并将多个真空管集成在一起。集成真空微电子器件(VMD)具有多种独特的特性；它们具有亚皮秒的开关速度，可在接近绝对零度到几百摄氏度的温度范围内运行，它们同样十分高效，因为其由电荷而不是由电流控制，并且无需如传统真空分立器件中的热电子发射器。
[0004] 总之，通常的场发射VMD器件由锐利的尖状阴极构成，由一个或多个控制和/或引出电极(extraction electrode)围绕，并指向阳极表面。当在阴极和控制电极之间施加适当的正电压时，在阴极处产生电场，该电场使得电子隧穿通过(tunnel through)真空区域并向阳极移动。在阴极处的电场可通过改变控制电极的电势而可控，并且从而所发射的电子数目也可控。
[0005] US005463269公开了集成的VMD器件以及其制造方法。该集成的VMD器件通过采用如下制造工艺实现：所述工艺中，将绝缘结构保形沉积至沟槽中产生对称的弧尖(cusp)，该弧尖可被用作模具以形成尖锐或锐利的场发射尖端。该沟槽可由任意稳定材料构成，材料包括导体和绝缘体的成层交替堆叠(layered alternating stack)，其可用作完成的器件的电极。两个电极(阳极和阴极)形成简单的二极管，而3个、4个、5个电极将分别形成例如三极管、四级管和五级管。由于弧尖是自对准到沟槽的中心内的，所以该弧尖同样与这些电极的中心对准。随后，弧尖被填充有在电场影响下可发射电子的材料或电子发射材料。
[0006] 在电子发射材料中形成的访问沟槽，允许从沟槽中以及从发射材料下面去除弧尖形成层的绝缘体，从而形成了空间并且释放了通过弧尖模制的发射极(场发射阴极)的锐利尖端。
[0007] 然而，如上所描述的真空微电子器件的实现涉及高的工艺流程成本，尽管如此，一些问题仍然会影响所述VMD，这些问题可能改变工作特性，诸如在功率输出处的电离辐射和噪声。
发明内容
[0008] 本公开的一个方面是提供一种不同于已知结构的集成真空微电子结构。
[0009] 本公开的一个方面是集成真空微电子结构，该结构包括：
[0010] 高掺杂半导体衬底，
[0011] 置于所述掺杂半导体衬底上方的第一绝缘层，
[0012] 置于所述第一绝缘层上方的第一导电层，
[0013] 置于所述第一导电层上方的第二绝缘层，
[0014] 形成于所述第一和第二绝缘层内并且延伸至高掺杂半导体衬底的真空沟槽，[0015] 置于所述真空沟槽上方的第二导电层，作为阴极，
[0016] 置于所述高掺杂半导体衬底下的第三导电层，作为阳极，
[0017] 所述第二导电层与所述真空沟槽的上边缘相邻，
[0018] 其中所述第一导电层与所述真空沟槽通过所述第二绝缘层的部分而被分隔开，并与所述第二导电层电接触。
附图说明
[0019] 为了更好的理解本发明，现以非限定性示例的方式并参考附图对本公开的实施例进行描述。
[0020] 图1为根据本发明的第一实施例的真空微电子结构的截面图；
[0021] 图2示意性地示出了根据本发明第一实施例的真空微电子结构的布局；
[0022] 图3至图12为根据本发明第一实施例的形成真空微电子结构的不同工艺步骤的截面图；
[0023] 图13为根据本发明第二实施例的集成器件的截面图。
具体实施方式
[0024] 图1示出了根据本发明第一实施例的真空微电子结构1的截面图，且图3至图12示出了用于制造上述真空微电子结构1的不同步骤。真空微电子结构1是一种真空微电子器件，其至少包括锐利的发射极(阴极)尖端、收集极(阳极)、以及将发射极和收集极分隔开的绝缘体，且其中存在优选的电子从发射极至收集极的直接传输。在半导体衬底11上，优选地在高掺杂半导体衬底11上，形成该真空微电子结构1，在所述半导体衬底上方形成具有用于承受最大操作电压的适当厚度的第一绝缘层12(图3)。优选地半导体衬底11是高掺杂n型半导体衬底，优选地用于对半导体衬底11进行掺杂的材料是磷，并且该半导体衬底11的电阻率为大约4mOhm×cm，优选地厚度为600微米至800微米之间。优选地，该绝缘层12是二氧化硅(SiO2)层。
[0025] 也可使用针对掺杂半导体衬底11或至少一个绝缘层12的同样可接受的其它材料，并且也可采用普遍用于整个半导体工业中的任意适当的层形成方法。
[0026] 优选地，通过已知的温度可控的热处理的方式(通常在400℃至600℃之间)等来形成绝缘层12，例如，使用PECVD沉积(等离子增强型化学气相沉积)。
[0027] 随后将第一导电层13沉积在第一绝缘层12上(图4)，第一导电层13可以是掺杂多18 3
晶硅。掺杂该多晶硅层13掺杂有高于10 个原子/cm浓度的掺杂剂；优选地，可以当多晶硅层13沉积在第一绝缘层12上时或接续地通过掺杂剂的粒子注入实行对多晶硅层13的掺杂。
导电层13的厚度适于实行当施加操作电压时对存在于结构中的电场的屏蔽作用，通常操作电压高达高于阈值电压1伏；导电层13的厚度优选为约0.3微米。优选地通过LTCVD(低温化学气相沉积)来沉积所述导电层13。然而，可使用其他适当的导电材料以形成层13。
[0028] 随后，如图5所示，从导体层13限定第一导体17；这可通过将将光刻掩膜置于导电层13上方并接续地实行各向异性刻蚀而实现。将导电层13图案化以便获得导电层13的具有例如1至4微米的内径A的环形(annular shape)导电结构17，优选地为超环形(toroid shape)导电结构17。
[0029] 下一步中，在图案化的导体17上方生长绝缘层93(图6)。可将具有电学绝缘特性的任意材料，例如二氧化硅(SiO2)，用于第一网格状绝缘层(grid insulating layer)93。虽然可采用任何低温技术，但优选地使用PECVD沉积。
[0030] 沉积绝缘层93之后，在由超环形结构17限定的区域内部、在所述绝缘层12和93内部，形成真空沟槽或真空空间19(图7)。通过在绝缘层93上方的光刻掩膜并且接续地在绝缘层12、93上实行各向异性刻蚀以便去除层12、93的真空沟槽必须形成于该处的绝缘材料的方式，来形成该真空空间19；实行各向异性刻蚀，直到将掺杂半导体衬底11的上表面暴露出来。真空沟槽19的形状可以是正方形、圆形、椭圆形等。优选地，真空沟槽19的宽度W的尺寸在0.3至0.6微米范围内。
[0031] 优选地，真空沟槽或空间19的形成提供了掩膜层的形成，该掩膜层对特定形式的光化辐照正敏感或负敏感，沉积在相关表面，且接续地将该层按照图案暴露于适当的光化辐照下以选择性地移除掩膜层，从而按所需图案使掩膜层下面的表面暴露；随后，以各向异性的方式将暴露出的表面进行刻蚀，以按照需要去除所有或部分的下面的材料，并随后将掩膜层的剩余区域去除。
[0032] 优选地，以保形方式将具有薄厚度(典型地在50nm至100nm范围内)的第二绝缘层21沉积到之前形成的结构之上，以甚至覆盖真空空间19的内壁(图7)。优选地，第二绝缘层
21可以是可以通过已知方法形成的氮化硅(Si3N4)，该已知方法确保对例如PECVD沉积层厚度在所有方向上是均匀的。
[0033] 随后形成第二绝缘层21，仅将第二绝缘层21留在真空空间19的侧壁上(图8)。有利地，选择性刻蚀是不使用掩膜的干法刻蚀或各向异性刻蚀。
[0034] 在之前实现的结构之上的第二导电层42优选地为金属层的非保形沉积，将真空沟槽19关闭(图9)。优选地，在低温下通常在低于300℃下，沉积第一金属层42，使得沉积速度并非在所有方向上是均匀的，而是在水平方向优先的(privileged)。将第二导电层42置于与真空沟槽19的上边缘相邻，优选地与真空沟槽19的上开口的上边缘40相邻，从所述上边缘40处形成突起，这些突起主要沿水平方向朝真空沟槽的内部接近，在所述真空沟槽19上方保持悬置，并在沉积步骤结束时合并。所述真空沟槽19具有宽度尺寸W，使得第二导电层42在所述真空沟槽19上方保持悬置；第二导电层42允许将真空沟槽19密封。
[0035] 上边缘40是指真空沟槽19的开口的边缘，该真空沟槽在所述绝缘层93的上表面中开口。真空空间19的深度B取决于绝缘层12、93的厚度，而真空空间19的宽度尺寸W，即真空空间19的横截面的尺寸，适于避免第二导电层42在真空沟槽19中的沉降。优选地，第二导电层的厚度适于产生密封盖；优选地，第二导电层42的厚度等于至少真空沟槽19的宽度W，并且在任何情况下都小于1微米。深度或距离B决定了根据本公开的真空微电子结构1的操作电压。
[0036] 超环形结构17的直径决定了真空微电子结构1的发射阈值；直径A的增加引起真空微电子结构1的发射阈值的下降。
[0037] 通常使用RF溅射沉积技术形成第二导电层42，但其他工艺也可产生可接受的结果。
[0038] 由于所述第二导电层42是在真空环境中，优选地在高真空环境中，执行的最后沉积，真空沟槽19将具有例如10-5托或1.33×10-3帕的真空压力，优选地为在第二导电层42的沉积步骤中的压力。
[0039] 随后，光刻限定第二导电层42，仅留下适当的中心部分继续确保对真空沟槽19的密封(图10)。
[0040] 第二导电层42，作为电子发射层，将作为在VMD1操作过程中的阴极。
[0041] 随后，通过另外的绝缘层400的沉积工艺来执行阴极钝化，优选地为PECVD类型的沉积工艺。然而，与在前述工艺步骤中论述的类似，可采用任意适当的钝化技术。
[0042] 随后，将开口3和5布置在绝缘层400中和绝缘层93中，直到暴露出第一金属层42和超环形结构17的各自的上表面部分。所述开口适于形成阴极接触10，以允许从完成的结构1的顶部的电接触。
[0043] 为此，将另外的金属层45沉积在现已实现的结构之上，并且沉积在开口3、5中，以将开口3、5完全填充。优选地另外的金属层是铝、或者铜和铝的组合。
[0044] 从所述另外的金属层光刻限定阴极接触10；将第二导电层42安置为借助金属层45与超环形导电结构17接触。
[0045] 将背部的另外的导电层22(铝或例如连续的钛、镍、铝的层)置于高掺杂半导体衬底11的下面以形成阳极。优选地，通过研磨和蒸发工艺来实现对背部的精加工。如图2中集成真空微电子结构的布局所示，形成用于与金属层45接触的金属路径80。
[0046] 当在连接到金属层45的电极与另外的导电层22之间施加适当的电势差时(其中将正电位施加至与金属层45连接的电极)，阴极允许电子隧穿真空空间19并向高掺杂衬底材料11和另外的导电层22移动。
[0047] 本发明的第一实施例的真空微电子结构1实现了场发射真空电子二极管，其工作电压取决于温度。通过使用恒定电流将结构1偏置，可监控跨二极管的电压，该电压反比于结构1所承受的温度。可将本公开中的真空微电子结构1用于在高温下工作的任意器件，如果层42是铝则在高于200℃但低于400℃的温度下，或通常而言低于最大封装允许温度。在将该结构作为电子温度计使用时，可允许大约1微安的电流流过该真空微电子结构1。
[0048] 根据本发明的第二实施例可形成包括多个真空微电子结构1的集成器件500(图13)，其中将本发明的第一实施例的真空微电子结构1彼此并联布置。优选地，多个真空微电子结构1的两个相邻真空微电子结构1的环形导电结构17，优选地超环形导电结构17，具有公用的环形部分或超环形部分。图13随后示出了包括三个真空微电子结构1的集成器件
500；三个真空微电子结构1的三个环形导电结构17的公用的两个环形部分或超环形部分由参考标记170所示。
[0049] 本发明的第二实施例的集成器件500实现了场发射真空电子二极管，其工作电压取决于温度。通过使用恒定电流将集成器件500偏置，可监控跨过该器件的电压，该电压反比于该集成器件500所承受的温度。可将该集成器件500用于在高温下工作的任意器件。在将该集成器件500作为电子温度计使用时，可使流过该集成电路500的电流高于1微安，但优选在1微安到100微安之间；与单一真空微电子结构1相比，该集成器件500可支持更高电流。
