应变硅层的制作方法、PMOS器件的制作方法及半导体器件

摘要

本申请公开了一种应变硅层的制作方法、PMOS器件的制作方法及半导体器件。其中，应变硅层的制作方法包括：将衬底划分为第一功能区和第二功能区；对衬底进行第一次刻蚀，以在第一功能区中形成第一预凹槽，在第二功能区形成第二预凹槽，第一预凹槽的深度小于第二预凹槽的深度；对第一预凹槽内壁及其下方的衬底进行掺杂，形成刻蚀速率大于未掺杂衬底的掺杂区；对第一预凹槽内壁下方的掺杂区及位于掺杂区下方的衬底，以及对第二预凹槽内壁下方的衬底进行第二次刻蚀，形成第一凹槽和第二凹槽；以及在第一凹槽和第二凹槽中形成应变硅层。按照该方法制得的应变硅层所产生的压应力均匀分布，进而有利于提高器件的性能。

权利要求

1.一种应变硅层的制作方法，其特征在于，所述制作方法包括：将衬底划分为第一功能区和第二功能区；

对所述衬底进行第一次刻蚀，以在所述第一功能区中形成第一预凹槽，在所述第二功能区形成第二预凹槽，所述第一预凹槽的深度小于所述第二预凹槽的深度；

对所述第一预凹槽内壁及其下方的衬底进行掺杂，形成刻蚀速率大于未掺杂衬底的掺杂区；

对所述第一预凹槽内壁下方的掺杂区及位于所述掺杂区下方的衬底，以及对第二预凹槽内壁下方的衬底进行第二次刻蚀，形成第一凹槽和第二凹槽；以及在所述第一凹槽和第二凹槽中形成所述应变硅层，

所述掺杂区中的掺杂元素为硼、碳或锗。

2.根据权利要求1所述的制作方法，其特征在于，所述掺杂区相对所述第一预凹槽的内壁的垂直厚度为所述第一预凹槽深度的1/4～4。

3.根据权利要求2所述的制作方法，其特征在于，所述掺杂区中的掺杂元素的掺杂量为

1×1015～1×1018atom/cm3。

4.根据权利要求1所述的制作方法，其特征在于，形成所述掺杂区的工艺为离子注入工艺。

5.根据权利要求1所述的制作方法，其特征在于，所述第二次刻蚀的工艺为湿法刻蚀工艺。

6.根据权利要求5所述的制作方法，其特征在于，所述湿法刻蚀工艺所采用的刻蚀液为TMAH、EDP或无机碱溶液。

7.根据权利要求6所述的制作方法，其特征在于，所述无机碱溶液为KOH、NaOH或HN4OH。

8.根据权利要求1所述的制作方法，其特征在于，在所述第二次刻蚀的步骤中，形成深度相同的所述第一凹槽和第二凹槽。

9.一种PMOS器件的制作方法，包括形成应变硅层的步骤，其特征在于，形成所述应变硅层的步骤采用权利要求1至8中任一项所述方法。

10.根据权利要求9所述的制作方法，其特征在于，还包括在衬底的第一功能区和第二功能区上形成多个栅极的步骤，其中所述第一功能区中相邻的所述栅极之间的距离小于所述第二功能区中相邻的所述栅极之间的距离，第一凹槽位于所述第一功能区上的栅极的两侧，第二凹槽位于所述第二功能区上栅极的两侧。

11.根据权利要求10所述的制作方法，其特征在于，形成所述栅极的步骤包括：在形成第一预凹槽和第二预凹槽的步骤之前，在所述第一功能区和第二功能区上分别形成一个或多个伪栅，并在各所述伪栅表面上形成相应的硬掩膜，各所述伪栅的侧壁上形成偏移侧壁层；

在所述第一凹槽和第二凹槽中形成所述应变硅层的步骤之后，去除各所述硬掩膜和伪栅形成沟槽，并在各所述沟槽中形成栅极。

12.根据权利要求11所述的制作方法，其特征在于，在去除所述硬掩膜和伪栅的步骤前，在所述偏移侧壁层的表面上形成侧壁层，所述侧壁层部分设置在所述应变硅层的表面上，然后对相邻的所述侧壁层之间的衬底进行离子注入以形成源漏极。

13.一种半导体器件，包括PMOS器件，其特征在于，所述PMOS器件由权利要求9至12中任一项所述的制作方法制作而成。

说明书

应变硅层的制作方法、PMOS器件的制作方法及半导体器件

技术领域

[0001] 本申请涉及半导体集成电路制作技术领域，具体而言，涉及一种应变硅层的制作方法、PMOS器件的制作方法及半导体器件。

背景技术

[0002] 随着半导体器件中晶体管的集成度越来越高，晶体管的特征尺寸越来越小，晶体管中载流子的迁移率逐渐下降。载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会降低晶体管的驱动电流，最终导致晶体管的器件性能降低。在现有技术中技术人员采用应变硅技术，即通过引入局部单向拉伸或压缩型应力到晶体管的导电沟道，以提升晶体管的导电沟道内载流子迁移率。目前，通常在PMOS器件的沟道区中嵌入应变硅层(比如SiGe)，以对沟道区施加适当的压应力，进而提高空穴的迁移率和PMOS器件性能。

[0003] 在半导体器件的制作过程中，通常根据欲形成器件的功能将衬底划分为第一功能区和第二功能区，然后在第一功能区和第二功能区上形成所需器件。图1至4示出了现有PMOS器件的制作方法，该制作方法包括：首先，在衬底的第一功能区上形成多个第一栅极结构21′，并在衬底的第二功能区上形成多个第二栅极结构22′，且相邻的第一栅极结构21′之间的距离小于相邻的第二栅极结构22′之间的距离，进而形成如图1所示的基体结构；然后，干法刻蚀第一栅极结构21′两侧的衬底形成第一预凹槽31″，同时干法刻蚀第二栅极结构22′两侧的衬底形成第二预凹槽32″，进而形成如图2所示的基体结构；接下来，对第一预凹槽31″的内壁进行湿法刻蚀形成第一凹槽31′，同时对第二预凹槽32″的内壁进行湿法刻蚀形成第二凹槽32′，进而形成如图3所示的基体结构；最后，在第一凹槽31′和第二凹槽32′中形成应变硅层40′，进而形成如图4所示的基体结构。

[0004] 在上述对第一栅极结构和第二栅极结构的两侧位置的衬底进行干法刻蚀时，由于第一栅极结构21′和第二栅极结构22′的大小一致，且相邻的第一栅极结构21′之间的距离小于相邻的第二栅极结构22′之间的距离，使得第一功能区11′中第一预凹槽31″的密度(单位面积内的数量)大于第二功能区12′中第二预凹槽32″的密度，因此与形成第二预凹槽32″的过程相比，形成第一预凹槽31″中产生的刻蚀副产物较多，且刻蚀副产物的移除速度较慢，刻蚀气体消耗较快，最终使得刻蚀第一功能区的衬底的速率下降，进而使得所形成的第一预凹槽的深度小于所述第二预凹槽的深度。上述刻蚀副产物还会降低对第一预凹槽的内壁进行湿法刻蚀的速率，使得所形成的第一凹槽的深度小于所述第二凹槽的深度，进一步使得第一凹槽中应变硅层的高度小于第一凹槽中应变硅层的高度。因此，第一凹槽中应变硅层产生的压应力会显著减小，使得PMOS器件中载流子迁移率的分布不均匀且发生下降，进而降低了PMOS器件的性能。针对上述问题，目前还没有有效的解决办法。

发明内容

[0005] 本申请旨在提供一种应变硅层的制作方法、PMOS器件的制作方法及半导体器件，以解决应变硅层所产生的压应力分布不均匀的问题。

[0006] 为了实现上述目的，本申请提供了一种应变硅层的制作方法，该制作方法包括：将衬底划分为第一功能区和第二功能区；对衬底进行第一次刻蚀，以在第一功能区中形成第一预凹槽，在第二功能区形成第二预凹槽，第一预凹槽的深度小于第二预凹槽的深度；对第一预凹槽内壁及其下方的衬底进行掺杂，形成刻蚀速率大于未掺杂衬底的掺杂区；对第一预凹槽内壁下方的掺杂区及位于所述掺杂区下方的衬底，以及对第二预凹槽内壁下方的衬底进行第二次刻蚀，形成第一凹槽和第二凹槽；以及在第一凹槽和第二凹槽中形成应变硅层。

[0007] 进一步地，上述制作方法中，掺杂区相对第一预凹槽的内壁的垂直厚度为第一预凹槽深度的1/4～4。

[0008] 进一步地，上述制作方法中，掺杂区中的掺杂元素为硼、碳或锗。

[0009] 进一步地，上述制作方法中，掺杂区中的掺杂元素的掺杂量为1×1015～1×18 3
10 atom/cm。

[0010] 进一步地，上述制作方法中，形成掺杂区的工艺为离子注入工艺。

[0011] 进一步地，上述制作方法中，第二次刻蚀的工艺为湿法刻蚀。

[0012] 进一步地，上述制作方法中，湿法刻蚀工艺所采用的刻蚀液为TMAH、EDP或无机碱溶液，优选无机碱溶液为KOH、NaOH或HN4OH。

[0013] 进一步地，上述制作方法中，在第二次刻蚀的步骤中，形成深度相同的第一凹槽和第二凹槽。

[0014] 本申请还提供了一种PMOS器件的制作方法，包括形成应变硅层的步骤，其中，形成应变硅层的步骤采用本申请提供的应变硅层的制作方法。

[0015] 进一步地，在上述制作方法中，还包括在衬底的第一功能区和第二功能区上形成多个栅极步骤，其中第一功能区中相邻的栅极之间的距离小于第二功能区中相邻的栅极之间的距离，第一凹槽位于第一功能区上的栅极的两侧，第二凹槽位于第二功能区上栅极的两侧。

[0016] 进一步地，在上述制作方法中，形成栅极的步骤包括：在形成第一预凹槽和第二预凹槽的步骤之前，在第一功能区和第二功能区上分别形成一个或多个伪栅，并在各伪栅表面上形成相应的硬掩膜，各伪栅的侧壁上形成偏移侧壁层；在第一凹槽和第二凹槽中形成应变硅层的步骤之后，去除各硬掩膜和伪栅形成沟槽，并在各沟槽中形成栅极。

[0017] 进一步地，在上述制作方法中，在去除硬掩膜和伪栅的步骤前，在偏移侧壁层的表面上形成侧壁层，侧壁层部分设置在应变硅层的表面上，然后对相邻的侧壁层之间的衬底进行离子注入以形成源漏极。

[0018] 本申请还提供了一种半导体器件，包括PMOS器件，其中，PMOS器件由本申请提供的PMOS器件的制作方法制作而成。

[0019] 应用本申请所提供的技术方案，通过在形成第一预凹槽和深度大于第一预凹槽的第二预凹槽后，对第一预凹槽内壁进行掺杂以形成刻蚀速率大于第二预凹槽周围的未掺杂衬底的掺杂区，并利用掺杂区的刻蚀速率大于第二预凹槽周围的衬底的刻蚀速率的性质，调节所形成第一预凹槽和第二预凹槽的深度，从而调控在第一凹槽和第二凹槽中形成应变硅层的高度以使PMOS器件中应变硅层所产生的压应力均匀分布，进而提高了器件的性能。

附图说明

[0020] 构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

[0021] 图1示出了现有PMOS器件的制作方法中，在衬底的第一功能区上形成多个第一栅极结构，并在衬底的第二功能区上形成多个第二栅极结构后的基体的剖面结构示意图；

[0022] 图2示出了干法刻蚀图1所示的第一栅极结构的两侧位置的衬底形成第一预凹槽，同时干法刻蚀第二栅极结构的两侧位置的衬底形成第二预凹槽后的基体的剖面结构示意图；

[0023] 图3示出了对图2所示的第一预凹槽和第二预凹槽的内壁进行湿法刻蚀形成第一凹槽和第二凹槽后基体的剖面结构示意图；

[0024] 图4示出了在图3所示的第一凹槽和第二凹槽中形成应变硅层后基体的剖面结构示意图；

[0025] 图5示出了根据本申请的实施方式所提供的应变硅层的制作方法的流程示意图；

[0026] 图6示出了在本申请的实施方式所提供的应变硅层的制作方法中，将衬底划分为第一功能区和第二功能区，并在在第一功能区和第二功能区上分别形成多个伪栅，以及在各伪栅表面上形成相应的硬掩膜，各伪栅的侧壁上形成偏移侧壁层后的基体的剖面结构示意图；

[0027] 图7示出了刻蚀图6所示的衬底，在第一功能区中形成第一预凹槽，并在第二功能区形成第二预凹槽后的基体的剖面结构示意图；

[0028] 图8示出了对图7所示的第一预凹槽内壁进行掺杂，形成刻蚀速率大于第二预凹槽周围的未掺杂衬底的掺杂区后的基体的剖面结构示意图；

[0029] 图9示出了同时对图8所示的第一预凹槽和第二预凹槽的进行刻蚀，形成深度相同的第一凹槽和第二凹槽后的基体的剖面结构示意图；

[0030] 图10示出了在图9所示的第一凹槽和第二凹槽中形成应变硅层后的基体的剖面结构示意图；以及

[0031] 图11示出了去除图10所示的硬掩膜和伪栅形成沟槽，并在各沟槽中形成栅极后的基体的剖面结构示意图。

具体实施方式

[0032] 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

[0033] 需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

[0034] 为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

[0035] 正如背景技术中所介绍的，现有的应变硅层所产生的压应力分布不均匀。本申请的发明人针对上述问题进行了研究，提出了一种应变硅层的制作方法。如图5所示，该制作方法包括：将衬底划分为第一功能区和第二功能区；对衬底进行第一次刻蚀，以在第一功能区中形成第一预凹槽，在第二功能区形成第二预凹槽，且第一预凹槽的深度小于第二预凹槽的深度；对第一预凹槽内壁及其下方的衬底进行掺杂，形成刻蚀速率大于未掺杂衬底的掺杂区；对第一预凹槽内壁下方的掺杂区及掺杂区下方的衬底，以及对第二预凹槽内壁下方的衬底进行第二次刻蚀，形成第一凹槽和第二凹槽；以及在第一凹槽和第二凹槽中形成应变硅层。

[0036] 上述制作方法中，所形成第一预凹槽的深度小于第二预凹槽的原因之一为：对衬底进行第一次刻蚀时，在第一功能区中所欲形成的第一预凹槽的密度(单位面积内的数量)大于第二功能区中所欲形成的第二预凹槽的密度，因此与形成第二预凹槽的过程相比，形成第一预凹槽中产生的刻蚀副产物较多，且刻蚀副产物的移除速度较慢，刻蚀气体消耗较快，最终使得刻蚀第一功能区的衬底的速率下降，进而使得所形成的第一预凹槽的深度小于第二预凹槽的深度。

[0037] 在形成上述第一预凹槽和第二预凹槽之前，优选先在第一功能区和第二功能区上形成栅极或伪栅，且上述第一预凹槽形成在第一功能区中的相邻的栅极或伪栅之间，第二预凹槽形成在第二功能区中的相邻的栅极或伪栅之间，在刻蚀形成上述第一预凹槽和第二预凹槽的步骤中，栅极或伪栅会阻碍刻蚀副产物的移除，同时由于在第一功能区中栅极或伪栅的密度(单位面积内的数量)大于第二功能区中栅极或伪栅的密度，使得位于第一功能区中的栅极或伪栅对刻蚀副产物的移除的阻碍大于位于第一功能区中的栅极或伪栅对刻蚀副产物的移除的阻碍，进而使得所形成的第一预凹槽的深度进一步小于第二预凹槽的深度。

[0038] 在形成上述第一预凹槽和深度大于第一预凹槽的第二预凹槽后，对第一预凹槽内壁进行掺杂，形成刻蚀速率大于第二预凹槽周围的未掺杂衬底的掺杂区。由于掺杂区的刻蚀速率大于第二预凹槽周围的衬底的刻蚀速率，因此在后续湿法刻蚀第一预凹槽和第二预凹槽时，刻蚀形成的第一凹槽的深度可以更接近或等于第二凹槽的深度，在第一凹槽和第二凹槽中形成应变硅层的高度也相等，使得PMOS器件中应变硅层所产生的压应力均匀分布，进而提高了器件的性能。

[0039] 下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

[0040] 图6至图10示出了本申请提供的应变硅层的制作方法中，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图6至图10，进一步说明本申请所提供的应变硅层的制作方法。

[0041] 首先，将衬底划分为第一功能区11和第二功能区12。上述衬底可以为单晶硅、绝缘体上硅(SOI)或锗硅(SiGe)等，且衬底为P型，或在衬底中形成有P阱。将衬底划分为第一功能区11和第二功能区12后，在第一功能区11和第二功能区12中形成一些器件，比如浅沟槽隔离结构、栅极等。在一种可选的实施方式中，在第一功能区11和第二功能区12上分别形成一个或多个伪栅21，并在各伪栅21表面上形成相应的硬掩膜22，各伪栅21的侧壁上形成偏移侧壁层23，且第一功能区11中相邻的伪栅21之间的距离小于第二功能区12中相邻的伪栅21之间的距离，进而形成如图6所示的结构。作为示例，以下将以图6所示的结构进行描述。

[0042] 完成将衬底划分为第一功能区11和第二功能区12的步骤之后，对衬底进行第一次刻蚀，以在第一功能区11中形成第一预凹槽31′，在第二功能区12形成第二预凹槽32′，且第一预凹槽31′的深度小于第二预凹槽32′的深度，进而形成如图7所示的基体结构。在该步骤中，上述第一预凹槽31′形成在第一功能区11中的相邻的伪栅21之间，第二预凹槽32′形成在第二功能区12中的相邻的伪栅21之间。

[0043] 上述第一预凹槽31′和第二预凹槽32′可以为“U”形或“球”形。一种可选方式中，形成上述第一预凹槽31′和第二预凹槽32′的步骤包括：在衬底上依次形成氧化物层、硬掩膜层和光刻胶层；光刻光刻胶层，在光刻胶层中相应于欲形成第一预凹槽31′和第二预凹槽32′的位置形成开口；以及沿开口向下刻蚀硬掩膜层、氧化物层和衬底，形成“U”形或“球”形的第一预凹槽31′和第二预凹槽32′。上述第一次刻蚀的工艺可以为干法刻蚀，优选为反应离子刻蚀。一种可选的方案中，干法刻蚀的工艺条件为：刻蚀气体为CF4和CHF3，溅射功率为
400～1000瓦，刻蚀温度为25～60℃，刻蚀时间为30～360秒。

[0044] 完成对衬底进行第一次刻蚀，以在第一功能区11中形成第一预凹槽31′，在第二功能区12形成第二预凹槽32′的步骤之后，对第一预凹槽31′内壁及其下方的衬底进行掺杂，形成刻蚀速率大于未掺杂衬底的掺杂区，进而形成如图8所示的基体结构。在后续湿法刻蚀掺杂区和第二预凹槽32′周围的衬底时，上述掺杂区中的掺杂离子能够降低衬底材料的化学键能，进而提高刻蚀液与衬底之间的反应速率，使得掺杂区的刻蚀速率大于所述第二预凹槽32′下方的衬底的刻蚀速率。因此，在后续湿法刻蚀第一预沟槽和第二预沟槽时，刻蚀形成的第一凹槽31的深度等于第二凹槽32的深度，在第一凹槽31和第二凹槽32中形成的应变硅层40的高度也相等，使得应变硅层40所产生的压应力均匀分布，进而提高了器件的性能。

[0045] 上述步骤的关键在于调节掺杂区的刻蚀速率，而刻蚀速率与掺杂条件相关，例如掺杂区的厚度，以及掺杂区中掺杂元素的种类和掺杂量等。本领域的技术人员可以根据本申请的教导，设定掺杂区的厚度，以及掺杂区中掺杂元素的种类和掺杂量。在一种优选的实施方式中，掺杂区相对第一预凹槽31′的内壁的垂直厚度为第一预凹槽31′深度的1/4～4，掺杂区中的掺杂元素为硼、碳或锗，掺杂元素的掺杂量为1×1015～1×1018atom/cm3。采用上述掺杂条件进行掺杂时，既能获得具有合适刻蚀速率的掺杂区，又不会对衬底上的其它器件造成损坏。形成上述掺杂区的工艺可以为离子注入工艺，上述工艺的具体参数可以参见本领域现有技术。一种可选实施方式中，离子注入工艺中，注入离子为硼离子，注入离子的能量为1～10KeV。

[0046] 完成对第一预凹槽31′内壁及其下方的衬底进行掺杂，形成刻蚀速率大于未掺杂衬底的掺杂区，对第一预凹槽31′内壁下方的掺杂区及位于掺杂区下方的衬底，以及第二预凹槽32′内壁下方的衬底进行第二次刻蚀，形成第一凹槽31和第二凹槽32，进而形成如图9所示的基体结构。由于第一预凹槽31′周围的掺杂区的刻蚀速率大于所述第二预凹槽32′周围的衬底的刻蚀速率，因此在刻蚀第一预凹槽31′和第二预凹槽32′时，可以通过控制掺杂区中掺杂元素的种类及掺杂量等参数控制刻蚀形成的第一凹槽31的深度，使得第一凹槽31的深度更接近或等于第二凹槽32的深度，进而提高第一凹槽31中应变硅层40产生的压应力，进而提高应变硅层40所产生的压应力的分布均匀性，并提高器件的性能。

[0047] 上述第二次刻蚀的工艺为湿法刻蚀工艺，湿法刻蚀工艺所采用的刻蚀液为具有刻蚀选择性的刻蚀液。优选地，刻蚀液为TMAH(四甲基氢氧化氨)、EDP或无机碱溶液，优选无机碱溶液为KOH、NaOH或HN4OH。例如，在<111>晶向上的蚀刻速度可以小于在其它晶向上的蚀刻速度。一种可选实施方式中，以TMAH液作为刻蚀液，其中四甲基氢氧化铵的体积含量为1％～5％，优选为2.38％，湿法刻蚀的温度为25～70℃，时间为30～120s。在采用上述刻蚀液对Si衬底进行刻蚀时，湿法蚀刻将停止在(111)晶面和晶面上，从而形成“Σ”形的第一凹槽31和第二凹槽32。需要注意的是，第一凹槽31和第二凹槽32的形状不限于上述形状，其它形状的凹槽也适用于本申请。

[0048] 完成对第一预凹槽31′内壁下方的掺杂区及位于掺杂区下方的衬底，以及第二预凹槽32′内壁下方的衬底进行第二次刻蚀，形成第一凹槽31和第二凹槽32。的步骤之后，在第一凹槽31和第二凹槽32中形成应变硅层40，进而形成如图10所示的基体结构。由于第一凹槽31的深度更接近或等于第二凹槽32的深度，因此在第一凹槽31和第二凹槽32中形成应变硅层40的高度也相等，使得应变硅层40所产生的压应力均匀分布，进而提高了器件的性能。

[0049] 上述应变硅层40可以为SiGe层，形成上述应变硅层40步骤采用常规方法即可。在一种可选实施方式中，上述步骤包括：在第一凹槽31和第二凹槽32内壁表面生长SiGe种子层；在SiGe种子层表面生长SiGe外延层，且SiGe外延层的上表面等于或低于衬底的上表面，优选该SiGe外延层中SiGe浓度高于种子层；以及在SiGe外延层上生长Si盖层，且Si盖层的上表面高于衬底的上表面。

[0050] 生长上述SiGe种子层和SiGe外延层的工艺可以为气相外延工艺，在一种可选的实施方式中，上述工艺的条件为：以二氯硅烷锗和锗烷作为反应气体，二氯硅烷的流量为20～100sccm，锗烷的流量为20～50sccm，反应腔室内的温度为500～750℃，反应腔室内的压强为50～200Pa。需要注意的是，生长上述SiGe外延层的过程中，可以一次完成SiGe外延层的生长，也可以分多次步骤完成SiGe外延层的生长。

[0051] 采用后栅工艺形成的栅极中的缺陷数量少，因此栅极的质量高，进而提高所形成的PMOS器件的性能。

[0052] 完成在第一凹槽31和第二凹槽32中形成应变硅层40的步骤之后，去除图10所示的硬掩膜22和各伪栅21形成沟槽，并在各沟槽中形成栅极24，进而形成如图11所示的基体结构。在去硬掩膜22和各伪栅21之前，还可以在偏移侧壁层23的表面上形成侧壁层(图11中未标出)，侧壁层部分设置在应变硅层40的表面上，然后对相邻的侧壁层之间的衬底进行离子注入以形成源漏极(图11中未标出)，并在源漏极上依次形成金属硅化物层、应力层和层间介质层(图11中未标出)。

[0053] 本申请还提供了一种PMOS器件的制作方法，包括形成应变硅层的步骤，其中形成应变硅层的步骤为本申请提供的形成应变硅层的方法。该制作方法得到的PMOS器件中应变硅层40所产生的压应力均匀分布，进而提高了PMOS器件的性能。

[0054] 在上述PMOS器件的制作方法中，还包括在衬底的第一功能区11和第二功能区12上形成多个栅极24的步骤，其中第一功能区11中相邻的栅极24之间的距离小于第二功能区12中相邻的栅极24之间的距离，第一凹槽31位于第一功能区11上的栅极24的两侧，第二凹槽32位于第二功能区12上的栅极24的两侧，其结构如图11所示。

[0055] 形成上述栅极24的方式可以采用前栅或后栅工艺。当采用后栅工艺时，在一种可选的实施方式中，形成栅极24的步骤包括：在形成第一预凹槽31′和第二预凹槽32′的步骤之前，在第一功能区11和第二功能区12上分别形成多个伪栅21，并在各伪栅21表面上形成相应的硬掩膜22，各伪栅21的侧壁上形成偏移侧壁层23；在第一凹槽31和第二凹槽32中形成应变硅层40的步骤之后，在偏移侧壁层23的表面上形成侧壁层(图11中未标出)，侧壁层部分设置在应变硅层40的表面上，然后对相邻的侧壁层之间的衬底进行离子注入以形成源漏极(图11中未标出)，并在源漏极上依次形成金属硅化物层、应力层和层间介质层(图11中未标出)，最后去除硬掩膜22和各伪栅21形成沟槽，并在各沟槽中形成栅极24。采用后栅工艺形成的栅极中的缺陷数量少，因此栅极的质量高，进而提高所形成PMOS器件的性能。需要注意的是，本申请所提供的PMOS器件的制作方法同样适用于前栅工艺。为了优化本申请的篇幅，在此不再赘述。

[0056] 本申请还提供了一种半导体器件，包括PMOS器件，其中该PMOS器件有本申请提供的PMOS器件的制作方法制作而成。该半导体器件中应变硅层所产生的压应力均匀分布，进而提高了半导体器件的性能。

[0057] 从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：通过在形成第一预凹槽和深度大于第一预凹槽的第二预凹槽后，对第一预凹槽内壁进行掺杂以形成刻蚀速率大于第二预凹槽周围的未掺杂衬底的掺杂区，并利用掺杂区的刻蚀速率大于第二预凹槽周围的衬底的刻蚀速率的性质，调节所形成第一预凹槽和第二预凹槽的深度，从而调控在第一凹槽和第二凹槽中形成应变硅层的高度以使PMOS器件中应变硅层所产生的压应力均匀分布，进而提高了器件的性能。

[0058] 以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。