电容结构及其制作方法、包含电容结构的半导体存储器

摘要

本发明提供一种电容结构及其制作方法，包含电容结构的半导体存储器，所述电容结构的制作方法至少包括：提供包括外围区域和中心区域的半导体衬底；在外围区域形成外围器件的栅极结构，同时在半导体衬底上形成第一电容结构；在中心区域形成半导体存储器的栅极结构，同时在第一电容结构上形成第二电容结构，第二电容结构部分暴露所述第一电容结构的表面；形成第一电极、第二电极和第三电极，其中，第一电极与半导体衬底连接，第二电极与第一电容结构的表面连接，第三电极与第二电容结构的表面连接；且第一电极和第三电极互相导通，作为第一输出端，所述第二电极为第二输出端。所述电容结构即具有较大的电容量，也具有较大的耐压能力。

权利要求

1.一种电容结构的制作方法，其特征在于，所述电容结构的制作方法至少包括：提供半导体衬底，所述半导体衬底包括外围区域和中心区域；

在所述外围区域形成外围器件的栅极结构，同时在所述半导体衬底上形成第一电容结构，所述第一电容结构包括氧化层，所述氧化层为所述第一电容结构的介质层；

在所述中心区域形成半导体存储器的栅极结构，同时在所述第一电容结构上形成第二电容结构，所述第二电容结构部分暴露所述第一电容结构的表面，所述第二电容结构包括ONO层，所述ONO层为所述第二电容结构的介质层；其中，所述氧化层的厚度为所述ONO层的厚度为形成第一电极、第二电极和第三电极，其中，所述第一电极与所述半导体衬底连接，所述第二电极与所述第一电容结构的表面连接，所述第三电极与所述第二电容结构的表面连接；且所述第一电极和所述第三电极互相导通，作为所述电容结构的第一输出端A1，所述第二电极作为所述电容结构的第二输出端A2；所述第一电容结构的等效电容COX和所述第二电容结构的等效电容CONO在所述第一输出端A1和第二输出端A2之间并联。

2.根据权利要求1所述的电容结构的制作方法，其特征在于：在所述外围区域形成外围器件的栅极结构，同时在所述半导体衬底上形成第一电容结构的步骤包括：在所述外围区域的半导体衬底上形成所述氧化层；

在所述氧化层上形成第一多晶硅层；

利用光刻和刻蚀工艺刻蚀所述第一多晶硅层和所述氧化层，以分别在所述半导体衬底上形成外围器件的栅极结构和第一电容结构。

3.根据权利要求1所述的电容结构的制作方法，其特征在于：在所述中心区域形成半导体存储器的栅极结构，同时在所述第一电容结构上形成所述第二电容结构的步骤包括：在所述中心区域的半导体衬底和所述第一电容结构的表面形成所述ONO层；

在所述ONO层上形成第二多晶硅层；

利用光刻和刻蚀工艺刻蚀所述第二多晶硅层和所述ONO层以形成存储器的栅极结构和第二电容结构。

4.根据权利要求1所述的电容结构的制作方法，其特征在于：所述第一电容结构位于所述外围区域。

5.根据权利要求1所述的电容结构的制作方法，其特征在于：所述半导体存储器为ETOXNOR flash。

6.一种电容结构，其特征在于，所述电容结构至少包括：半导体衬底上形成的第一电容结构，在所述第一电容结构上形成的第二电容结构，其中，所述第一电容结构包括氧化层，所述氧化层为所述第一电容结构的介质层，所述第二电容结构包括ONO层，所述ONO层为所述第二电容结构的介质层，且所述氧化层的厚度为 所述ONO层的厚度为第一电极、第二电极和第三电极，其中，所述第一电极与所述半导体衬底连接，所述第二电极与所述第一电容结构的表面连接，所述第三电极与所述第二电容结构的表面连接；且所述第一电极和所述第三电极互相导通，作为所述电容结构的第一输出端A1，所述第二电极作为所述电容结构的第二输出端A2；所述第一电容结构的等效电容COX和所述第二电容结构的等效电容CONO在所述第一输出端A1和第二输出端A2之间并联。

7.根据权利要求6所述的电容结构，其特征在于：第一电容结构包括位于所述氧化层表面的第一多晶硅层；所述第二电容结构包括位于所述ONO层表面的第二多晶硅层。

8.一种半导体存储器，其特征在于，所述半导体存储器至少包括：如权利要求6所述的电容结构。

9.根据权利要求8所述的半导体存储器，其特征在于：所述半导体存储器还包括ETOX NORflash。

说明书

电容结构及其制作方法、包含电容结构的半导体存储器

技术领域

[0001] 本发明涉及一种半导体技术领域，特别是涉及一种电容结构及其制作方法、包含电容结构的半导体存储器。

背景技术

[0002] 在集成电路中，电容元件常常用于如射频IC、单片微波IC等集成电路中作为电子无源器件。而在集成电路设计中，电容装置通常会占据相当大的面积，为了缩小整个集成电路的尺寸，相应的需要对电容结构的所占的面积进行优化，使得较小面积的电容结构能有较大电容量。

[0003] 一般的，具有电容结构的半导体存储器电路的结构如图1所示，包括：形成在半导体衬底100上的电容结构11、12，外围器件13、14和半导体存储器30。其中，外围器件包括低压外围器件13和高压外围器件14，所述电容结构包括利用形成低压外围器件21时形成的低压电容结构11和利用形成高压外围器件22时形成的高压电容结构12。

[0004] 如图中所示，低压外围器件21的栅极结构中的栅氧化层比较薄，所以低压电容结构11的介质层也比较薄，较薄的介质层会使得低压电容结构11的电容量比较大，但是耐压能力较小。而高压外围器件14的栅极结构中的栅氧化层比较厚，所以高压电容结构12的介质层也比较厚，较厚的介质层会使得高压电容结构12的电容量比较小，而耐压能力较大。

[0005] 在一些存储器中，需要电容结构的电容量较大，也需要电容结构的耐压较大。

发明内容

[0006] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电容结构的制作方法，用于解决现有技术中半导体存储器中形成的电容结构不能同时满足耐压和电容量较大的问题。

[0007] 为实现上述目的及其他相关目的，本发明提供一种电容结构的制作方法，所述电容结构的制作方法至少包括：

[0008] 提供半导体衬底，所述半导体衬底包括外围区域和中心区域；

[0009] 在所述外围区域形成外围器件的栅极结构，同时在所述半导体衬底上形成第一电容结构；

[0010] 在所述中心区域形成半导体存储器的栅极结构，同时在所述第一电容结构上形成第二电容结构，所述第二电容结构部分暴露所述第一电容结构的表面；

[0011] 形成第一电极、第二电极和第三电极，其中，所述第一电极与所述半导体衬底连接，所述第二电极与所述第一电容结构的表面连接，所述第三电极与第二电容结构的表面连接；且所述第一电极和所述第三电极互相导通，作为所述电容结构的第一输出端，所述第二电极作为所述电容结构的第二输出端。

[0012] 优选地，在所述外围区域形成外围器件的栅极结构，同时在所述半导体衬底上形成第一电容结构的步骤包括：

[0013] 在所述外围区域的半导体衬底上形成氧化层；

[0014] 在所述氧化层上形成第一多晶硅层；

[0015] 利用光刻和刻蚀工艺刻蚀所述第一多晶硅层和所述氧化层，以分别在半导体衬底上形成外围器件的栅极结构和第一电容结构。

[0016] 优选地，在所述中心区域形成半导体存储器的栅极结构，同时在所述第一电容结构上形成第二电容结构的步骤包括：

[0017] 在所述中心区域的半导体衬底和第一电容结构的表面形成ONO层；

[0018] 在所述ONO层上形成第二多晶硅层；

[0019] 利用光刻和刻蚀工艺刻蚀所述第二多晶硅层和ONO层以形成存储器的栅极结构和第二电容结构。

[0020] 优选地，所述第一电容结构位于所述外围区域。

[0021] 优选地，所述氧化层的厚度为 所述ONO层的厚度为

[0022] 优选地，所述半导体存储器为ETOX NOR flash。

[0023] 另本发明还提供了一种电容结构，所述电容结构至少包括：半导体衬底上形成的第一电容结构，在所述第一电容结构上形成的第二电容结构，第一电极、第二电极和第三电极，其中，所述第一电极与所述半导体衬底连接，所述第二电极与所述第一电容结构的表面连接，所述第三电极与第二电容结构的表面连接；且所述第一电极和所述第三电极互相导通，作为所述电容结构的第一输出端，所述第二电极作为所述电容结构的第二输出端。

[0024] 优选地，所述第一电容结构包括位于所述半导体衬底表面的氧化层和位于所述氧化层表面的第一多晶硅层；所述第二电容结构包括位于所述第一多晶硅层表面的ONO层和位于所述ONO层表面的第二多晶硅层。

[0025] 相应的，本发明还提供了一种半导体存储器，所述半导体存储器至少包括：如上所述的电容结构。

[0026] 优选地，所述半导体存储器还包括ETOX NOR flash。

[0027] 如上所述，本发明的技术方案提供的电容结构及其制作方法，以及包含该电容结构的半导体存储器，具有以下有益效果：

[0028] 所述电容结构的等效电容为第一电容结构的等效电容和第二电容结构的等效电容CONO在第一输出端和第二输出端之间并联的电容。这样，所述电容结构，和包含所述电容结构的半导体存储器即能够具有较大的电容量，也能够具有较厚的介质层承受较大的电压，具有较大的耐压能力。同时所述电容结构和包含所述电容结构的半导体存储器不占用更多的芯片面积，所述电容结构的制作方法又满足形成电容结构的介质层的工艺与现有形成半导体存储器的工艺融合。

附图说明

[0029] 图1显示为传统技术中具有电容结构的半导体存储器电路的结构的示意图。

[0030] 图2显示为本发明的技术方案提供的电容结构的制作方法的流程图。

[0031] 图3至图5显示为本发明的技术方案提供的电容结构的制作方法的示意图。

[0032] 图6显示为本发明的技术方案提供的电容结构的等效电路图。

[0033] 元件标号说明

[0034] 100                   半导体衬底

[0035] 11                    低压电容结构

[0036] 12                    高压电容结构

[0037] 13                    低压外围器件

[0038] 22                    高压外围器件

[0039] 30                    半导体存储器

[0040] 70                    外围区域

[0041] 40                    存储区域

[0042] 110                   氧化层

[0043] 112                   第一多晶硅层

[0044] 22                    栅极结构

[0045] 21                    第一电容结构

[0046] 42                    栅极结构

[0047] 41                    第二电容结构

[0048] 211                   底层氧化层

[0049] 212                   氮化层

[0050] 213                   顶层氧化层

[0051] 510                   第一电极

[0052] 520                   第二电极

[0053] 530                   第三电极

[0054] A1                    第一输出端

[0055] A2                    第二输出端

具体实施方式

[0056] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0057] 请参阅图2至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0058] 结合图2所示，本发明的技术方案提供一种电容结构的制作方法，具体包括：

[0059] 首先，执行步骤S10：提供半导体衬底；

[0060] 参考图3所示，提供半导体衬底100，优选地，所述半导体衬底包括外围区域70和存储区域40。所述外围区域70适于在后续工艺中在其上形成外围器件，所述存储区域40适于在后续工艺中在其上形成半导体存储器。

[0061] 本实施例中，所述半导体存储器为堆叠结构的NOR Flash或分裂栅结构的NOR Flash。本领域技术人员了解的是，所述堆叠结构的NOR Flash和分裂栅结构的NOR Flash均包括ONO层形成的浮栅结构。所述半导体存储器的具体结构为本领域技术人员熟知的结构，在此不详细阐述。优选的，本实施例中，所述半导体存储器为ETOX NOR flash。

[0062] 接下来，执行步骤S20：参考图3所示，在所述半导体衬底上形成外围器件的栅极结构22和第一电容结构21；

[0063] 具体包括：在所述半导体衬底100上形成氧化层110，在所述氧化层110上形成第一多晶硅层112，然后利用光刻和刻蚀工艺对所述第一多晶硅层112和所述氧化层110进行选择性刻蚀，以在半导体衬底上形成外围器件的栅极结构22和第一电容结构21。其中，所述第一电容结构21的介质层为氧化层110，所述第一电容结构21的上极板为所述第一多晶硅层112。

[0064] 所述形成氧化层110的工艺为热氧化或者APCVD(常压化学气相沉积)，形成氧化层110的厚度为 优选的，在氩气或者氮气中，将SIH4稀释到体积百分比为2％～
10％，同时通入氧气，设置反应温度为450℃～500℃，反应进行30min。

[0065] 所述形成第一多晶硅层112的工艺为LPCVD，具体为在575℃～650℃中，通过热分解纯硅烷或者硅烷体积比为20％～30％的SIH4和氮气的混合气体形成多晶硅，反应进行40min。其中，在反应混合气体中加入AsH3、PH3、B2H6等可以对所述第一多晶硅层进行原位掺杂，改变第一多晶硅电阻率等特性。

[0066] 所述形成栅极结构22和第一电容结构21的工艺具体可以为：在所述第一多晶硅层112上形成光刻胶层(未图示)，然后利用曝光和显影工艺，在所述光刻胶层中形成所述栅极结构22和第一电容结构21的图形，再以具有栅极结构22和第一电容结构21的图形的光刻胶层为掩膜，利用等离子体刻蚀工艺依次对所述第一多晶硅层112和氧化层110进行选择性刻蚀，从而形成所述栅极结构22和第一电容结构21。

[0067] 在本实施例中，所述栅极结构22和第一电容结构21同时形成，即形成所述第一电容结构21没有增加新的工艺，只是需要进行光刻时，在光刻掩膜版中同时设计入栅极结构22和第一电容结构21的图形。

[0068] 另外，在步骤S20形成完之后，在进行步骤S30之前，还可以包括在所述栅极结构22的两侧形成侧墙的步骤。

[0069] 具体的，所述在所述栅极结构22的两侧形成侧墙的工艺为：利用LPCVD(低压化学气相沉积)在所述半导体衬底100、栅极结构22和第一电容结构21的表面形成二氧化硅层，然后利用各向异性等离子干法刻蚀将所述半导体衬底100和第一电容结构21上表面的二氧化硅层去除，保留所述栅极结构22两侧的二氧化硅层。从而形成侧墙。

[0070] 接下来，执行步骤S30：在所述半导体衬底100上形成半导体存储器的栅极结构42和第二电容结构41，所述第二电容结构41位于所述第一电容结构21上，并部分暴露所述第一电容结构21的表面；

[0071] 结合参考图4所示，在所述中心区域的半导体衬底100上利用化学气相沉积工艺形成半导体存储器的栅极结构42，包括ONO层(氧化层-氮化层-氧化层)210和第二多晶硅层230。其中，所述ONO层由底层氧化层211、氮化层212和顶层氧化层213所组成。优选的，采用较薄的底层氧化层211和较厚的顶层氧化层213，既能保证较高的临界电场强度，又能获得较薄的等效氧化层厚度，提高耦合率，降低编程电压。

[0072] 另外，在步骤S30形成完之后，在进行步骤S40之前，还可以包括在所述半导体存储器的栅极结构42的两侧形成侧墙的步骤。

[0073] 具体的，所述在所述栅极结构42的两侧形成侧墙的工艺为：利用LPCVD(低压化学气相沉积)在所述半导体衬底100、栅极结构22、第一电容结构21和第二电容结构41的表面形成二氧化硅层，然后利用各向异性等离子干法刻蚀将所述半导体衬底100、第一电容结构21和第二电容结构41上表面的二氧化硅层去除，保留所述栅极结构22两侧的二氧化硅层。
从而形成侧墙。

[0074] 接下来，执行步骤S40：参考图5所示，形成第一电极510、第二电极520和第三电极530，所述第一电极510与所述半导体衬底100连接，所述第二电极520与所述第一电容结构
21的表面连接，所述第三电极530与第二电容结构41的表面连接，所述第一电极510和所述第三电极530互相导通，作为所述电容结构的第一输出端A1，所述第二电极作为所述电容结构的第二输出端A2。

[0075] 所述形成第一电极510、第二电极520和第三电极530的工艺为：利用LPCVD(低压化学气相沉积)在所述半导体衬底100、栅极结构22、第一电容结构21和第二电容结构41的表面形成 的二氧化硅层作为第一ILD(层间介质层)，然后在所述ILD上形成光刻胶层(未图示)，然后利用曝光和显影工艺，在所述光刻胶层中形成第一电极510、第二电极520和第三电极530的图形，再以具有栅极结构22和第一电容结构21的图形的光刻胶层为掩膜，利用等离子体刻蚀工艺对所述第一层间介质层进行选择性刻蚀，从而形成第一电极510、第二电极520和第三电极530分别对应的开口，然后再在利用溅射工艺，在所述第一层间介质层和开口中形成金属层，直至所述开口被填满；最后利用化学机械研磨工艺去除所述第一层间介质层上表面多余的金属层。

[0076] 将所述第一电极510和所述第三电极530互相导通，以作为所述电容结构的第一输出端A1，以及将所述第二电极520作为所述电容结构的第二输出端A2的工艺为：在所述第一层间介质层(未图示)上形成第二层间介质层，利用光刻和刻蚀工艺，在所述第二层间介质层中形成金属互连槽，以将所述第一电极510和所述第三电极530互相连通，以及将所述第二电极520暴露出来，然后再在利用溅射工艺，在所述金属互连槽中形成金属层，直至所述金属互连槽被填满；最后利用化学机械研磨工艺去除所述第二层间介质层上表面多余的金属层。然后，从所述将第一电极510和第三电极530相连的金属互连槽的金属中引出第一输出端A1，从所述第二电极520上的金属互连槽中的金属中引出第二输出端A2。

[0077] 图6所示为上述工艺形成的电容结构的等效电路图，所述第一电容结构21等效电容Cox和第二电容结构41的等效电容CONO在第一输出端A1和第二输出端A2之间并联。这样，所述电容结构即能够具有较大的电容量，也能够具有较厚的介质层承受较大的电压，具有较大的耐压能力。

[0078] 并且，本发明提供的电容结构的制作方法结合现有工艺，没有增加新的工艺。

[0079] 所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0080] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。