本发明提供一种提高授时输出可靠性的时源选择及切换方法，属于时源切换方法领域，包括时钟同步装置，时钟同步装置设有多个输入时源，时钟同步装置设有时源处理单元，时源处理单元根据各个时源的同步情况、相位差和优先级选择最佳时源，在各个时源的状态变化时将最佳时源切换为授时时源，在外部时源切换和守时恢复阶段，时源切换采用平滑跟踪切换的方式进行切换，可保证时钟同步装置可以根据各个时源的不断变化动态选择最佳时源，且可以连续跟踪，逐渐逼近，避免了过大的间跳。
1.一种提高授时输出可靠性的时源选择及切换系统，包括时钟同步装置，时钟同步装置设有多个输入时源，其特征在于，时钟同步装置设有时源处理单元，时源处理单元根据各个时源的同步情况、相位差和优先级选择最佳时源，在各个时源的状态变化时将最佳时源切换为授时时源；
时源处理单元包括FPGA(1)和32位处理器(2)，FPGA(1)和32位处理器(2)通过数据总线和地址总线通信；
时源包括外部时源和本地时源，标准差额时间记为P_th，为3μs-7μs，其具体选择逻辑为：下标“0”代表本地时源，下标“1-5”代表外部时源，下标“x”、“y”代表任意且不同的外部时源，“|ΔTS01|”即为本地时源和第一个外部时源的相位差；
32位处理器(2)首先选择已同步时源，然后任意一路外部时源与其他外部时源分别进行对比，所有对比结果若均符合|ΔTSxy|≤P_th，则将其选出，最后将选出的所有时源按照客户设定优先级进行排序，选择首位时源；
(1)初始化时，至少任意2路外部时源同步时，任意一路外部时源与其他外部时源分别进行对比，所有对比结果若均符合|ΔTSxy|≤P_th，则将其选出，最后将选出的所有时源根据预设优先级选取时源同步；
(2)守时恢复时，任意一路外部时源恢复时，若|ΔTS0x|≤P_th，则判定该外部时源有效；
(3)守时恢复时，任意两路外部时源，假设为TS1、TS3同时恢复时，①若|ΔTS01|≤P_th且|ΔTS03|≤P_th，则按优先级选择时源；②若|ΔTS01|≥P_th且|ΔTS03|≤P_th或|ΔTS01|≤P_th且|ΔTS03|≥P_th，则选取相位差小的时源；③若|ΔTS01|≥P_th且|ΔTS03|≥P_th，而|ΔTS13|≤P_th，则按优先级选取时源；
(4)守时恢复时，任意三路外部时源，假设为 TS1 、 TS2 、 TS4 同时恢复时， ①若|ΔTS01|≤P_th且|ΔTS02|≤P_th且|ΔTS04|≤P_th，则按优先级选取时源；②若|ΔTS01|≤P_th且|ΔTS02|≤P_th且|ΔTS04|≥P_th或|ΔTS01|≤P_th且|ΔTS02|≥P_th且|ΔTS04|≤P_th或|ΔTS01|≤P_th且|ΔTS02|≤P_th且|ΔTS04|≥P_th，则按优先级选取时源；③若|ΔTS01|≥P_th且|ΔTS02|≥P_th且|ΔTS04|≥P_th，但|ΔTS12|≤P_th且|ΔTS14|≤P_th且|ΔTS24|≤P_th，则按优先级选取时源。
2.根据权利要求1所述的提高授时输出可靠性的时源选择及切换系统，其特征在于，授时时源的切换涉及偏差时间、偏差标准时间和跟踪时间，FPGA(1)持续测量待换时源和原时源的偏差时间，在进行时源切换时，触发32位处理器(2)执行循环跟踪，32位处理器(2)在每次循环中增加一次跟踪时间，直到偏差时间小于偏差标准时间，循环跟踪停止，FPGA(1)直接输出待换时源的时间。
3.根据权利要求2所述的提高授时输出可靠性的时源选择及切换系统，其特征在于，偏差标准时间为0.1μs-1μs。
4.根据权利要求2所述的提高授时输出可靠性的时源选择及切换系统，其特征在于，跟踪时间为0.1μs-0.5μs。
提高授时输出可靠性的时源选择及切换系统
技术领域
[0001] 本发明提供一种提高授时输出可靠性的时源选择及切换系统，属于时源切换方法领域。
背景技术
[0002] 电网规模不断扩大，电力设备和参数更为繁多，对电力系统时钟同步可靠性的要求也更高。
[0003] 为了提高授时输出的可靠性，目前的时钟同步装置，通常采用外部GPS/北斗、IRIG-B等多个无线或本地有线授时源及内部高稳晶振或原子钟作为输入时源。而对于时钟同步系统而言，通常采用装置互备的方法。
[0004] 时钟同步装置采用多个输入时钟源时，必然存在不同时钟源的切换问题，包括同步时外部时源之间的切换和守时恢复时外部时源与内部高稳晶振或原子钟之间的切换。通常，CPU会对各个时源分析，综合得出最佳时源，在当前授时时源不再是最佳时源时，将最佳时源切换为当前授时时源。此时，同步时钟装置授时输出直接切换为最佳时源的时间及准时信号。此过程忽略了两时源间的频差及相差，在频差或相差较大时，直接切换会导致授时输出准时信号瞬间跳变大。对时间同步准确度要求较高的PMU设备等将产生严重影响。本发明据此提出一种提高授时输出可靠性的方法，包括多时源优化选择，及在时源切换时，准时信号平滑跟踪的方法，使得跟踪步进小于目前最高时间同步准确度要求的1us，避免了在此过程中对被授时设备的不良影响。
发明内容
[0005] 本发明目的在于提供一种提高授时输出可靠性的时源选择及切换系统，可保证时钟同步装置可以根据各个时源的不断变化动态选择最佳时源，且可以连续跟踪，逐渐逼近，避免了过大的间跳。
[0006] 本发明所述的提高授时输出可靠性的时源选择及切换系统，包括时钟同步装置，时钟同步装置设有多个输入时源，时钟同步装置设有时源处理单元，时源处理单元根据各个时源的同步情况、相位差和优先级选择最佳时源，在各个时源的状态变化时将最佳时源切换为授时时源，在外部时源切换和守时恢复阶段，时源切换采用平滑跟踪切换的方式进行切换。
[0007] 所述的提高授时输出可靠性的时源选择及切换系统，守时的意思为当没有外部时源同步时，时源处理单元使用本地时源进行授时，当又有达到要求的外部时源同步时，时源处理单元将本地时源切换为首位外部时源授时；通过时源处理单元按照同步、相位差和优先级的先后选择顺序实时动态选择最佳时源，使被授时设备实时接受最佳的授时时源授时，在切换授时时源时，由于两个授时时源输出的时间存在相位差，本发明采用平滑跟踪的方式切换，不使用直接切换的方式，而是将相位差均分成若干份，然后循环累加，使原时源逐渐向目标时源靠近，实现切换，避免了过大的间跳。
[0008] 所述的提高授时输出可靠性的时源选择及切换系统，时源处理单元包括FPGA和32位处理器，FPGA和32位处理器通过数据总线和地址总线通信。
[0009] 所述的提高授时输出可靠性的时源选择及切换系统，32位处理器首先选择已同步时源，然后在已同步时源中选择两两相位差在标准差额时间之内的时源，最后将选择好的时源按照客户设定优先级进行排序，选择首位时源。
[0010] 所述的提高授时输出可靠性的时源选择及切换系统，当时源处理单元进行初始同步时，时源处理单元选择外部时源之间相位差位于标准差额时间之内的外部时源，按照用户设定优先级选择为与优先级中首位的外部时源进行授时。
[0011] 所述的提高授时输出可靠性的时源选择及切换系统，当正在授时的外部时源失步时，时源处理单元重新选择外部时源之间相位差位于标准差额时间之内的外部时源。然后按照用户设定优先级，选择其中优先级高的外部时源进行授时。
[0012] 所述的提高授时输出可靠性的时源选择及切换系统，外部时源全部失步时，时源处理单元将选择本地时源进行授时，即守时；守时状态下，当有外部时源同步时，且外部时源与本地时源相位差位于标准差额时间之内时，选用外部时源进行授时，当符合上述条件的外部时源大于等于两个时，按照用户设定优先级进行排序，选择首位外部时源进行授时。
[0013] 所述的提高授时输出可靠性的时源选择及切换系统，标准差额时间为3μs-7μs。
[0014] 所述的提高授时输出可靠性的时源选择及切换系统，用户设定优先级为用户根据需要对各个时源设定的使用优先级，在其他条件均相同的情况下选择优先级最高的时源，且外部时源优先级高于本地时源，32位处理器可以检测到各个时源的同步信号，并选择已同步的时源，并在已同步的时源中选择两两之间差额在标准差额时间之内的时源，选择其中优先级最高的时源，保证了动态挑选最佳时源；时源的选择存在于初始同步，同步过程中外部时源切换、守时和守时恢复四种情况下，初始同步阶段为对外部时源的选择阶段，当外部时源同步且两两间差额在标准差额时间之内时，按优先级在同步的外部时源中选择授时时源，同步过程中外部时源切换首先按照是否同步，然后外部时源间相位差是否位于标准差额时间之内，最后按优先级进行选择，当所有外部时源失步时进入守时阶段即使用本地时源授时，当又有外部时源同步时，首先按照是否与本地时源相位差位于标准差额时间之内，然后按优先级进行选择。
[0015] 所述的提高授时输出可靠性的时源选择及切换系统，平滑跟踪切换包括偏差时间、偏差标准时间和跟踪时间，FPGA持续测量待换时源和原时源的偏差时间，在进行时源切换时，触发32位处理器执行循环跟踪，32位处理器在每次循环中增加一次跟踪时间，直到偏差时间小于偏差标准时间，循环跟踪停止，FPGA直接输出待换时源的时间。
[0016] 所述的提高授时输出可靠性的时源选择及切换系统，偏差标准时间为0.1μs-1μs。
[0017] 所述的提高授时输出可靠性的时源选择及切换系统，跟踪时间为0.1μs-0.5μs。
[0018] 所述的提高授时输出可靠性的时源选择及切换系统，使用累加的方式来实现跟踪，由于32位处理器中设有时间的循环周期，则在每个周期加一次跟踪时间的方式来逐渐靠近待切换时源，而每增加一次跟踪时间时，不会带来过大的间跳，可以使授时设备接受，实现了平滑的跟踪。
[0019] 本发明与现有技术相比有益效果为：
[0020] 所述的提高授时输出可靠性的时源选择及切换系统，通过时源处理单元按照同步、相位差和优先级的先后选择顺序实时动态选择最佳时源，使被授时设备实时接受最佳的授时设备授时，在切换授时设备时，由于两个授时设备输出的时间存在时差，本发明采用平滑跟踪的方式切换，不使用直接切换的方式，而是将相位差均分成若干份，然后循环累加，使原时源逐渐向目标时源靠近，实现切换，避免了过大的间跳。
附图说明
[0021] 图1为本发明结构示意图；
[0022] 图2为切换过程功能框图。
[0023] 图中：1、FPGA；2、32位处理器。
具体实施方式
[0024] 下面结合本发明对本发明实施例做进一步说明：
[0025] 实施例1：如图1所示，本发明所述的提高授时输出可靠性的时源选择及切换系统，包括时钟同步装置，时钟同步装置设有多个输入时源，时钟同步装置设有时源处理单元，时源处理单元根据各个时源的同步情况、相位差和优先级选择最佳时源，在各个时源的状态变化时将最佳时源切换为授时时源，在时源切换时，采用平滑跟踪的方式进行切换。
[0026] 实施例2：在实施例1所述的结构基础上，时源处理单元包括FPGA1和32位处理器2，FPGA1和32位处理器2通过数据总线和地址总线通信，32位处理器2首先选择已同步时源，然后在已同步时源中选择两两相位差在标准差额时间之内的时源，最后将选择好的时源按照客户设定优先级进行排序，选择首位时源，时源包括外部时源和本地时源，标准差额时间记为P_th，为3μs-7μs，其具体选择逻辑为：下标“0”代表本地时源，下标“1-5”代表外部时源，下标“x”、“y”代表任意且不同的外部时源，例“|ΔTS01|”即为本地时源和第一个外部时源的相位差，
[0027] (1)初始化时，至少任意2路外部时源同步时，若|ΔTSxy|≤P_th，则根据预设优先级选取时源同步；
[0028] (2)守时恢复时，任意一路外部时源恢复时，若|ΔTS0x|≤P_th，则判定该外部时源有效；
[0029] (3)守时恢复时，任意两路外部时源(假设为TS1、TS3)同时恢复时，①若|ΔTS01|≤P_th且|ΔTS03|≤P_th，则按优先级选择时源；②若|ΔTS01|≥P_th且|ΔTS03|≤P_th或|ΔTS01|≤P_th且|ΔTS03|≥P_th，则选取相位差小的时源；③若|ΔTS01|≥P_th且|ΔTS03|≥P_th，而|ΔTS13|≤P_th，则按优先级选取时源；
[0030] (4)守时恢复时，任意三路外部时源(假设为TS1、TS2、TS4)同时恢复时，①若|ΔTS01|≤P_th且|ΔTS02|≤P_th且|ΔTS04|≤P_th，则按优先级选取时源；②若|ΔTS01|≤P_th且|ΔTS02|≤P_th且|ΔTS04|≥P_th或|ΔTS01|≤P_th且|ΔTS02|≥P_th且|ΔTS04|≤P_th或|ΔTS01|≤P_th且|ΔTS02|≤P_th且|ΔTS04|≥P_th，则按优先级选取时源；若|ΔTS01|≥P_th且|ΔTS02|≥P_th且|ΔTS04|≥P_th，但|ΔTS12|≤P_th且|ΔTS14|≤P_th且|ΔTS24|≤P_th，则按优先级选取时源。
[0031] 实施例3：在实施例2所述的结构基础上，如图2所示，平滑跟踪切换包括偏差时间、偏差标准时间和跟踪时间，FPGA1持续测量待换时源和原时源的偏差时间，在进行时源切换时，触发32位处理器2执行循环跟踪，32位处理器2在每次循环中增加一次跟踪时间，直到偏差时间小于偏差标准时间，循环跟踪停止，FPGA1直接输出待换时源的时间，偏差标准时间为0.1μs-1μs，跟踪时间为0.1μs-0.5μs。
