光电子器件和用于制造光电子器件的方法

摘要

本发明涉及一种光电子器件(101)，包括：载体(103)，在所述载体上施加有半导体层序列(105)，所述半导体层序列包括n型掺杂的和p型掺杂的半导体层(107)，使得形成pn结(111)，所述pn结包括用于产生电磁辐射的有源区(113)，其中n型掺杂的和p型掺杂的半导体层(107)的至少一个包括具有第一掺杂浓度的掺杂的区域，所述第一掺杂浓度大于包含该区域的半导体层中的该区域的周围中的第二掺杂浓度。本发明还涉及一种用于制造光电子器件(101)的相应的方法。

权利要求

1.一种光电子器件(101)，包括：

载体(103)，在所述载体上施加有半导体层序列(105)，所述半导体层序列包括n型掺杂的半导体层(109)和p型掺杂的半导体层(107)，使得形成pn结(111)，所述pn结包括用于产生电磁辐射的有源区(113)，其中-所述n型掺杂的半导体层(109)和所述p型掺杂的半导体层(107)中的至少一个包括具有第一掺杂浓度的掺杂的区域(117)，所述第一掺杂浓度大于在包括所述区域(117)的所述半导体层中的所述区域(117)的周围中的第二掺杂浓度，-掺杂的所述区域(117)与在掺杂的所述区域(117)的周围中在截止方向上的击穿电压相比分别具有在所述pn结的截止方向上的更小的击穿电压，-掺杂的所述区域(117)彼此横向隔开地设置，

-在相邻的掺杂的所述区域(117)之间分别存在具有所述第二掺杂浓度的区域，并且-所述区域(117)以伸展至所述pn结(111)并且接触所述pn结的方式形成，或者-所述区域(117)以穿过所述pn结(111)伸展的且连接这两个掺杂的所述半导体层的方式形成。

2.根据权利要求1的光电子器件(101)，

其中

-所述区域(117)与在包括所述区域的半导体层中形成的缺陷相邻地形成，-所述缺陷是Epi管，-所述Epi管具有小于1μm的直径，

-所述Epi管穿过所述半导体层序列(105)的层延伸。

3.根据权利要求1所述的光电子器件(101)，其中所述区域(117)是n型掺杂的并且所述第二掺杂浓度是n型掺杂的半导体层的掺杂浓度。

4.根据权利要求1所述的光电子器件(101)，其中所述区域是p型掺杂的并且所述第二掺杂浓度是所述p型掺杂的半导体层(107)的掺杂浓度。

5.根据权利要求1所述的光电子器件(101)，其中所述区域(117)与在包括所述区域的所述半导体层中形成的缺陷相邻地形成。

6.根据权利要求5所述的光电子器件(101)，其中所述缺陷是V坑(603)或Epi管。

7.根据权利要求1所述的光电子器件(101)，其中所述区域(117)与在包括所述区域的所述半导体层中形成的通孔(403)相邻地形成。

8.根据权利要求1所述的光电子器件(101)，其中所述区域(117)在包括所述区域(117)的所述半导体层的背离所述半导体层序列(105)的外面上形成。

9.根据权利要求1所述的光电子器件(101)，其中形成多个区域(115，117，119)，使得包括这些区域(115，117，119)的所述半导体层具有调制的掺杂。

10.根据权利要求1所述的光电子器件(101)，其中所述区域(117)具有至少25μm2的面积。

11.一种用于制造光电子器件(101)的方法，其中在载体(103)上施加半导体层序列(105)，所述半导体层序列包括n型掺杂的和p型掺杂的半导体层(107)，使得形成pn结(111)，所述pn结包括用于产生电磁辐射的有源区(113)，其中所述n型掺杂的和所述p型掺杂的半导体层(107)中的至少一个半导体层的一个区域设有掺杂材料(501)，使得所述区域(117)以第一掺杂浓度掺杂，所述第一掺杂浓度大于在包括所述区域(117)的所述半导体层中的所述区域(117)的周围中的第二掺杂浓度，并且其中在掺杂的所述半导体层的至少一个中形成通孔(403)，将所述掺杂材料(501)引入所述通孔中，使得掺杂的所述区域(117)与所述通孔(403)相邻地形成。

12.根据权利要求11所述的方法，其中在掺杂的所述半导体层的至少一个中形成缺陷，所述缺陷设有所述掺杂材料(501)，使得掺杂的所述区域(117)与所述缺陷相邻地形成。

13.根据权利要求11所述的方法，其中在所述区域设有所述掺杂材料(501)之前，所述半导体层序列(105)的至少一个露出的面设有保护层以防止用所述掺杂材料(501)的掺杂。

说明书

光电子器件和用于制造光电子器件的方法

技术领域

[0001] 本发明涉及一种光电子器件。本发明还涉及一种用于制造光电子器件的方法。

背景技术

[0002] 少量的静电放电已经能够持续地损害光电子器件。这些光电子器件例如能够是铟镓氮化物芯片。

[0003] 因此，存在对用于保护防止这种静电放电的措施的需求。

发明内容

[0004] 本发明基于的目的能够在于，提出一种光电子器件，所述光电子器件更好地被保护防止由于静电放电引起的损害。

[0005] 本发明基于的目的也能够在与，提供一种用于制造光电子器件的相应的方法。

[0006] 所述目的借助于一种光电子器件实现，其包括：载体，在所述载体上施加有半导体层序列，所述半导体层序列包括n型掺杂的半导体层和p型掺杂的半导体层，使得形成pn结，所述pn结包括用于产生电磁辐射的有源区，其中-所述n型掺杂的半导体层和所述p型掺杂的半导体层中的至少一个包括具有第一掺杂浓度的掺杂的区域，所述第一掺杂浓度大于在包括所述区域的所述半导体层中的所述区域的周围中的第二掺杂浓度，-掺杂的所述区域与在掺杂的所述区域的周围中在截止方向上的击穿电压相比分别具有在所述pn结的截止方向上的更小的击穿电压，-掺杂的所述区域彼此横向隔开地设置，并且-在相邻的掺杂的所述区域之间分别存在具有所述第二掺杂浓度的区域，并且-所述区域以伸展至所述pn结并且接触所述pn结的方式形成，或者-所述区域以穿过所述pn结伸展的且连接这两个掺杂的所述半导体层的方式形成；所述目的还通过一种用于制造光电子器件的方法来实现，其中在载体上施加半导体层序列，所述半导体层序列包括n型掺杂的和p型掺杂的半导体层，使得形成pn结，所述pn结包括用于产生电磁辐射的有源区，其中所述n型掺杂的和所述p型掺杂的半导体层中的至少一个半导体层的一个区域设有掺杂材料，使得所述区域以第一掺杂浓度掺杂，所述第一掺杂浓度大于在包括所述区域的所述半导体层中的所述区域的周围中的第二掺杂浓度，并且其中在掺杂的所述半导体层的至少一个中形成通孔，将所述掺杂材料引入所述通孔中，使得掺杂的所述区域与所述通孔相邻地形成。有利的设计方案是本文的主题。

[0007] 根据一个方面提供一种光电子器件，包括：载体，在所述载体上施加半导体层序列，所述半导体层序列包括n型掺杂的和p型掺杂的半导体层，使得形成pn结，所述pn结包括用于产生电磁辐射的有源区，其中n型掺杂的和p型掺杂的半导体层中的至少一个包括具有第一掺杂浓度的掺杂的区域，所述第一掺杂浓度大于在包括该区域的半导体层中的该区域的周围中的第二掺杂浓度。

[0008] 根据另一方面，提供一种用于制造光电子器件的方法，其中在载体上施加半导体层序列，所述半导体层序列包括n型掺杂的和p型掺杂的半导体层，使得形成pn结，所述pn结包括用于产生电磁辐射的有源区，其中n型掺杂的和p型掺杂的半导体层中的至少一个的区域设有掺杂材料，使得该区域以第一掺杂浓度掺杂，所述第一掺杂浓度大于在包括该区域的半导体层中的该区域的周围中的第二掺杂浓度。因此，也就是说尤其半导体层序列的包括n型掺杂的和p型掺杂的半导体层中的至少一个的区域设有掺杂材料。

[0009] 根据一个实施方式，载体能够形成为生长衬底，所述生长衬底通常也能够称作衬底。于是，尤其将半导体层序列的各个层、即尤其n型和p型掺杂的半导体层施加或生长到这种生长衬底上。于是，尤其能够在半导体层生长期间执行区域的掺杂。尤其，在半导体层生长之后能够替选地或附加地执行区域的掺杂。这尤其在半导体层序列还设置在生长衬底上时是如此。生长衬底例如能够包括蓝宝石或由蓝宝石形成。

[0010] 根据一个实施方式能够提出，在半导体层序列的半导体层生长到生长衬底上之后，将载体衬底设置到半导体层序列的表面上，其中表面背离生长衬底形成。因此，生长衬底和载体衬底尤其相对置，其中在生长衬底和载体衬底之间设有或形成有或设置有半导体层序列。尤其，在所述设置方案中能够提出，区域替选地或附加地被相应地掺杂。载体衬底尤其能够包括锗或硅或由锗或硅构成。

[0011] 在设置载体衬底之后尤其能够提出，将生长衬底从半导体层序列分离或移除。于是，载体衬底在此尤其形成载体，其中在此优选能够提出，区域替选地或附加地被掺杂。因此，载体衬底不等同于生长衬底。

[0012] 一个或多个区域的掺杂，即设有具有相应掺杂浓度的n型掺杂的和/或p型掺杂的半导体层，尤其包括下述情况：一个或多个区域在半导体层序列的生长或形成期间被相应地掺杂。尤其，附加地或替选地这种情况包括：后续地、即在半导体层序列的生长或形成之后，一个或多个区域被掺杂，例如借助于溅射工艺掺杂。

[0013] 通常尤其能够提出，优选当设有生长衬底作为载体时，执行区域的掺杂。尤其通常能够提出，替选地或附加地，例如当设有载体衬底作为载体时，执行区域的掺杂。

[0014] 通常与一个区域相关的实施方式也适用于多个区域并且反之亦然。

[0015] 因此，本发明尤其包括下述思想：两个掺杂的半导体层中的至少一个设有具有比包括所述区域的半导体层更高的掺杂或掺杂浓度的区域。因此，尤其也就是说，掺杂的半导体层不是均匀地掺杂的，而是更确切地说具有不均匀的掺杂或不均匀的掺杂浓度。因此，掺杂的半导体层的不同的区域尤其不同地掺杂。只要半导体层具有多个这种区域，那么也能够谈及调制的掺杂或在掺杂中的调制。因此尤其也就是说，所述区域引起这种调制的掺杂。

[0016] 通过设置具有更高或更大掺杂浓度的所述掺杂的区域以有利的方式实现关于这些区域的击穿特性不同于关于掺杂的区域的周围的击穿特性。尤其，具有第一掺杂浓度的区域尤其在反向方向上具有比具有第一掺杂浓度的区域的周围或包围的区域更小的击穿电压。因此，区域的周围尤其具有在反向方向上更高或更大的击穿电压。

[0017] 在此尤其可行的是，器件具有多个掺杂的区域，其中掺杂的区域横向彼此隔开地设置。在此，横向方向是平行于例如n型掺杂的半导体层的主延伸平面伸展的方向。于是，在相邻的掺杂的区域之间分别能够存在具有第二掺杂浓度的区域。因此，高掺杂材料浓度的和低掺杂材料浓度的区域能够沿横向方向交替。通过掺杂材料浓度的该调制也沿横向方向调整击穿电压。

[0018] pn结的正向方向或导通方向如下定义：在n型掺杂的半导体层上布设或设置电压源的负极。在p型掺杂的半导体层上设置或布设电压源的正极。电流从p型掺杂的半导体层沿朝n型掺杂的半导体层方向流动。这通常是在器件运行的情况下当器件产生电磁辐射时的情况。

[0019] pn结的反向方向或截止方向如下定义：在n型掺杂的半导体层上布设电压源的正极。在p型掺杂的半导体层上布设电压源的负极。由于所产生的少数载流子仅截止电流流过。

[0020] 由于形成具有较小的击穿电压的区域，潜在的静电充电电荷能够快速地且均匀分布地流出，使得首先能够完全没有构成足够高以引起器件的可能的损坏或破坏的电压。由此，光电子器件以有利的方式被保护防止由于静电荷造成的损坏。

[0021] 由于半导体层序列包含防止由于半导体层序列的静电放电引起损坏的这种保护，尤其能够以有利的方式弃用外部的保护元件、例如外部的保护二极管。所述外部的保护元件通常独立于半导体层序列地形成并且与所述半导体层序列相应地连接。但是这需要足够大的结构空间。由于弃用外部的保护元件，因此根据本发明的光电子器件所需的结构空间相比于已知的具有这种外部的保护元件的光电子器件减小。

[0022] 之前提出的内部的保护元件、即具有第一掺杂浓度的掺杂区域也不减少放射的电磁辐射的亮度，使得不出现由于设置内部的保护元件而引起效率损失。

[0023] 由此，引起ESD保护，而不造成效率损失。

[0024] 因此，尤其也就是说，通过将内部的保护元件、即具有第一掺杂浓度的掺杂的区域直接装入半导体层序列中或装到半导体层序列上能够弃用外部的保护元件。由此有利地提高光电子器件相对于静电放电的稳定性。此外，关于半导体层序列的各个半导体层的生长不需要特别的外延，这显著地简化制造工艺并且能够降低成本以及制造时间。

[0025] 由此以有利的方式能够实现，制造或制成更成本适宜的且节省空间的抗ESD的光电子器件。抗ESD在此尤其意味着相对于静电放电不敏感。“ESD”表示英语术语：electrostatic Discharge静电放电。即德语：Elektrostatische Entladung静电放电。

[0026] 要说明的是，上述实施方案和下述实施方案总是适用于方法和器件，即使具体在单个实施方案中仅参考器件或方法时也如此。如果实施方式涉及n型掺杂的半导体层，那么相应的实施方案也适用于p型掺杂的半导体层并且反之亦然。如果实施方式仅涉及一个掺杂的区域，那么相应的实施方案也适用于多个区域并且反之亦然。

[0027] 在本发明的意义上的掺杂尤其包括将掺杂材料引入半导体层中的情况。尤其，掺杂也能够包括在半导体层的表面上形成包含掺杂材料的掺杂层的情况。尤其能够在半导体层掺杂以形成n型掺杂的或p型掺杂的半导体层时执行掺杂的区域的形成。

[0028] 根据一个实施方式能够提出，设有多个掺杂的区域。所述掺杂的区域例如能够相同地或尤其不同地形成。尽管如此，所述掺杂的区域，即使其能够不同地形成、即尤其具有不同的掺杂浓度的话，还总是具有比的在相应掺杂的半导体层中的相应区域的紧邻的、即尤其直接邻接于所述掺杂的区域的周围更高的掺杂浓度。尤其多个掺杂的区域能够设置在n型掺杂的半导体层中。优选地，多个掺杂的区域能够设置在p型掺杂的半导体层中。

[0029] 根据一个实施方式能够提出，相对于半导体层到生长衬底上的生长方向所述区域横向地伸展。因此尤其也就是说，所述区域相对于生长方向的横向扩展大于横展。掺杂的区域尤其具有矩形形状。优选地，掺杂的区域具有方体形状。方体的或矩形的棱边长度尤其能够为3μm。

[0030] 根据一个实施方式能够提出，区域是n型掺杂的并且第二掺杂浓度是n型掺杂的半导体层的掺杂浓度。

[0031] 根据一个实施方式，作为用于n型掺杂的掺杂材料或掺杂物能够提出下述掺杂物：硅(Si)。因此尤其也就是说，n型掺杂的区域和/或n型掺杂的半导体层掺杂有前述掺杂物。
这种掺杂物尤其也能够称作n型掺杂物。关于n型掺杂物的掺杂浓度尤其也能够称作n型掺杂浓度。尤其附加地或替选地也能够设有本领域技术人员已知的其他n型掺杂物，例如锗(Ge)和/或硒(Se)和/或氧(O)和/或硫(S)和/或碲(Te)。

[0032] 根据一个实施方式能够提出，区域是p型掺杂的并且第二掺杂浓度是p型掺杂的半导体层的浓度。结合n型掺杂的区域和n型掺杂的半导体层进行的实施方案类似地适用于p型掺杂的区域和p型掺杂的半导体层并且反之亦然。

[0033] 根据一个实施方式能够提出，作为用于p型掺杂的掺杂物能够使用下述掺杂物：镁(Mg)和/或碳(C)。即尤其也就是说，p型掺杂的区域和/或p型掺杂的半导体层能够掺杂有尤其能够称作p型掺杂物的前述掺杂物中的一个或两个。关于p型掺杂物的掺杂浓度尤其也能够称作p型掺杂浓度。尤其，替选地或附加地也能够设有本领域技术人员已知的其他p型掺杂物，例如铍(Be)和/或锌(Zn)。

[0034] 根据一个实施方式能够提出，不仅n型掺杂的半导体层具有带有第一n型掺杂浓度的n型掺杂区域，其中所述第一n型掺杂浓度大于在n型掺杂的半导体层中的n型掺杂的区域的周围中的第二n型掺杂浓度；而且p型掺杂的层具有这种p型掺杂的区域，所述p型掺杂的区域具有第一p型掺杂浓度，所述第一p型掺杂浓度大于在p型掺杂的半导体层中的p型掺杂区域的周围中的第二p型掺杂浓度。

[0035] 在另一实施方式中能够提出，n型掺杂的半导体层具有多个具有第一n型掺杂浓度的n型掺杂的区域，并且优选地p型掺杂的半导体层具有多个具有第一p型掺杂浓度的p型掺杂的区域。相应的第一n型掺杂浓度和/或相应的第一p型掺杂浓度优选能够是相同或不同的。尽管如此，所述浓度总是大于第二n型掺杂浓度或第二p型掺杂浓度。

[0036] 根据一个实施方式能够提出，区域伸展至pn结并且尤其以与pn结接触的方式形成。由此有利地在掺杂的区域和pn结之间的过渡部中形成具有类似齐纳二极管的特性的区。即尤其也就是说，由于设有掺杂的区域在一定程度上在半导体层序列中形成内部的齐纳二极管，其类似于外部的齐纳二极管能够产生防止由于静电放电引起损坏的保护。

[0037] 根据另一实施方式能够提出，区域穿过pn结伸展并且以将两个掺杂的半导体层连接的方式形成。因此尤其也就是说，一个掺杂的半导体层的掺杂的区域穿过pn结伸展到另一掺杂的半导体层中。在此也有利地形成内部的齐纳二极管。由于在两个掺杂的半导体层之间的直接的连接还产生改进的接触和减少的击穿电压，使得有利地能够产生防止由于静电放电引起损坏的更大的保护。

[0038] 根据另一实施方式能够提出，区域与包括区域的半导体层中形成的缺陷相邻地形成。即尤其也就是说，n型掺杂的半导体层和/或p型掺杂的半导体层分别具有缺陷，其中与所述缺陷相邻地形成掺杂的区域。相邻尤其包括下述情况：掺杂的区域直接接触缺陷。即尤其也就是说，在缺陷和区域之间例如不再形成其他层。能够提出的是，区域间接与缺陷相邻地形成。即尤其也就是说，例如将一个或多个层设在缺陷和区域之间。

[0039] 根据一个实施方式，能够形成多个缺陷，即尤其在n型掺杂的半导体层中和/或优选在p型掺杂的半导体层中的多个缺陷。缺陷尤其相同地或优选不同地形成。

[0040] 根据一个实施方式，缺陷能够是V坑。这种V坑例如能够通过专门的生长条件形成。V坑尤其是晶体缺陷、尤其是敞开的六边形晶体缺陷，其优选能够在位错处出现，其中V坑在横截面中观察通常具有“V”的形状。即尤其也就是说，这种缺陷在关于半导体层在生长衬底上的生长方向的生长方向总是变大，尤其总是变大直至相互触碰，进而在横截面中可看作“V”型。

[0041] 根据另一实施方式能够提出，缺陷是Epi管。Epi管尤其表示非常薄的晶体缺陷，这种晶体缺陷尤其具有<1μm的直径。尤其，直径能够为几纳米，尤其为0.1纳米。因此，直径尤其能够在0.1纳米和1μm之间。这种薄的晶体缺陷尤其能够竖直地穿过宽的区或还穿过半导体层序列的其他的层牵引或伸展。这种Epi管尤其沿生长方向具有恒定的直径。这种晶体缺陷尤其能够在位错处形成或在这种位错上出现并且例如能够是空心的。

[0042] 这种缺陷、例如V坑或Epi管能够固有地具有齐纳二极管特性进而就此而言能够具有相对于包围缺陷的区域更小的击穿电压。在缺陷既是p型掺杂的又是n型掺杂的情况下，所述固有的齐纳二极管特性尤其具有这种缺陷。即尤其也就是说，这种缺陷能够在有源区之内形成。因此，通过将掺杂的区域设置在这种缺陷上，再增强已经存在的二极管特性或已经存在的齐纳二极管特性，由此这能够以有利的方式引起还更小的击穿电压，由此随后又能够得到防止由于静电放电引起损坏的还更好的保护。由此，有利地进一步增强通过这种缺陷产生的已经存在的ESD保护。

[0043] 在本发明的意义上缺陷尤其能够在n型掺杂的半导体层中或p型掺杂的半导体层中或在未掺杂的半导体层中或在p型和n型掺杂的半导体层中，例如在用于产生电磁辐射的有源区中形成或产生。在多个缺陷的情况下，所述缺陷优选能够分别任意地以前述可行性中的一种中形成或产生。

[0044] 根据一个实施方式能够提出，区域与包括该区域的半导体层中形成的通孔相邻地形成。通孔尤其表示在半导体层序列中的凹部或留空部或空腔。即尤其也就是说，这种通孔与其相邻地具有拥有提高掺杂浓度的掺杂的区域。相邻尤其包括直接的相邻。即尤其也就是说，在通孔和掺杂的区域之间例如不再形成其他的层。因此，掺杂的区域尤其与通孔直接接触或非间接接触。尤其能够提出间接的相邻。即尤其也就是说，掺杂的区域能够与通孔间接相邻地设置。即间接相邻尤其表示下述情况：在掺杂的区域和通孔之间还能够设有一个或多个层或半导体层。

[0045] 根据一个实施方式能够提出，通孔部分地或完全地用掺杂材料填充或填充有掺杂材料。

[0046] 根据一个实施方式，通孔能够形成为沟槽、尤其台面沟槽。沟槽的相对置的壁尤其能够设有掺杂材料。

[0047] 根据另一实施方式能够提出，区域在包括该区域的半导体层的背离半导体层序列的外面上形成。即尤其也就是说，在这种外面上能够施加掺杂的半导体层，所述半导体层随后形成所述掺杂的区域。

[0048] 要注意的是，借助于掺杂的半导体层包括掺杂的区域的表述尤其应包括下述情况，其中掺杂的层施加在半导体层的外面上。所述表述尤其包括下述情况，其中掺杂的区域直接在掺杂的半导体层中形成。

[0049] 这种外面例如能够是半导体层序列的棱边或尤其是台面棱边。

[0050] 根据一个实施方式能够提出，掺杂的区域具有至少25μm2的面积。优选地，区域能够具有至少5μm的长度和至少5μm的宽度。即尤其也就是说，区域能够具有至少5μm×5μm的面积。

[0051] 根据另一实施方式能够提出，在掺杂的半导体层的至少一个中形成设有掺杂材料的缺陷，使得掺杂的区域与缺陷相邻地形成。

[0052] 根据另一实施方式能够提出，在掺杂的半导体层的至少一个中形成通孔，掺杂材料引入所述通孔中，使得掺杂的区域与通孔相邻地形成。

[0053] 根据另一实施方式能够提出，在区域设有掺杂材料之前，半导体层序列的至少一个露出的、即尤其未覆盖的或不覆盖的面设有防止用掺杂材料掺杂的保护层。这有利地引起：半导体层序列的其他半导体层不能够借助于掺杂材料沾污或弄脏。因此尤其以有利的方式在设有用于n型掺杂的区域的n型掺杂的掺杂材料时不损害p型掺杂的半导体层的p型掺杂。因此尤其当掺杂材料为p型掺杂物时，能够避免损害n型掺杂的半导体层的n型掺杂。

[0054] 根据一个实施方式能够提出，在区域设有掺杂材料之前、即在掺杂之前，移除半导体层序列的不属于掺杂的半导体层的一个或多个区域，所述掺杂的半导体层应设有掺杂的区域，使得在随后的掺杂步骤中优选掺杂如下半导体层，在所述半导体层中期望的是：形成具有提高掺杂浓度的掺杂的区域。因此，尤其不存在由于在其他半导体层中的掺杂而引起的杂质的危险，因为所述杂质由于移除一些区域而具有距掺杂区的足够的间距。

[0055] 根据一个实施方式，载体能够形成为衬底、尤其形成为生长衬底。

[0056] 根据一个实施方式，半导体层序列还包括其他层、例如镜层、接触层或抗反射层。

附图说明

[0057] 结合实施例的下述描述，本发明的上文所描述的特性、特征和优点以及如何实现这些的方式和方法变得更加清楚且显而易见，其中所述实施例结合附图详细阐述，其中[0058] 图1示出光电子器件；

[0059] 图2示出用于制造光电子器件的方法的流程图；

[0060] 图3示出另一光电子器件；

[0061] 图4和5示出在制造的不同时间点的另一光电子器件；

[0062] 图6至9示出在制造的不同时间点的另一光电子器件；

[0063] 图10至13示出在制造的不同时间点的另一光电子器件；

[0064] 图14至18示出在制造的不同时间点的另一光电子器件；

[0065] 图19示出在制造的不同时间点的另一光电子器件；

[0066] 图20至22示出在制造的不同时间点的另一光电子器件；以及

[0067] 图23示出另一光电子器件。

[0068] 在下文中对相同的特征使用相同的附图标记。

具体实施方式

[0069] 图1示出光电子器件101。

[0070] 光电子器件101包括载体103，所述载体例如能够形成为衬底、尤其形成为生长衬底。在载体103上施加半导体层序列105。半导体层序列105包括p型掺杂的半导体层107和n型掺杂的半导体层109。在n型掺杂的半导体层109和p型掺杂的半导体层107之间形成pn结111，所述pn结包括用于产生电磁辐射的有源区113。

[0071] 光电子器件101是从载体103观察以下述顺序施加在所述载体上的半导体层序列105的各个半导体层：p型掺杂的半导体层107、pn结111和n型掺杂的半导体层109。

[0072] 在一个未示出的实施方式中能够提出，n型掺杂的半导体层109从载体103观察作为第一个施加。

[0073] 在其他未示出的实施例中能够提出，半导体层序列105还具有其他层，尤其其他半导体层，例如镜层和/或用于接触n型和p型掺杂的半导体层的接触层。

[0074] 提出的是，n型掺杂的半导体层包括掺杂的区域115，所述掺杂的区域在n型掺杂的半导体层109中形成。掺杂的区域115具有第一掺杂浓度，所述第一掺杂浓度大于在区域115的周围中的第二掺杂浓度，其中第二掺杂浓度对应于n型掺杂的半导体层109的掺杂浓度。即尤其也就是说，在掺杂的区域115中与n型掺杂的半导体层109相比设有更高的浓度的n型掺杂物。

[0075] 此外，n型掺杂的半导体层109具有其他掺杂的区域117，所述区域设有第三掺杂浓度，所述第三掺杂浓度同样大于第二掺杂浓度。在此，其他掺杂的区域117延伸到pn结111，使得以有利的方式在所述区域中形成内部的二极管、尤其齐纳二极管。

[0076] 此外，n型掺杂的半导体层109还包括另一掺杂的区域119，所述区域具有第四掺杂浓度，所述第四掺杂浓度同样大于第二掺杂浓度。在此，所述n型掺杂的区域119从n型掺杂的半导体层109穿过包括有源区113的pn结111伸展到p型掺杂的半导体层107中，使得其他n型掺杂的区域119将两个掺杂的半导体层107和109彼此连接。

[0077] 通过设置这种掺杂的区域有利地减少沿反向方向观察在所述区域上的击穿电压，使得潜在的静电放电能够以有利的方式快速地经由所述区域流出。这有利地引起防止由于静电放电引起损坏的保护。

[0078] 在未示出的实施方式中能够提出，能够由掺杂的区域115、117、119分别形成多个这种掺杂的区域。尤其，例如能够提出，设有所述区域115、117、119中的仅一种类型，即尤其仅设有区域115或仅设有区域117或仅设有区域119。

[0079] 在另一未示出的实施方式中能够提出，对于n型掺杂的区域115、117、119附加或替选地，能够将相应的p型掺杂的区域设置在p型掺杂的半导体层107中。结合n型掺杂的区域115、117和119做出的实施方案尤其类似地适用于p型掺杂的半导体层107的p型掺杂的区域并且反之亦然。由此，经由p型掺杂的半导体层也能够实现静电充电电荷的流出。

[0080] 图2示出用于制造光电子器件的方法的流程图。

[0081] 根据步骤201将半导体层序列施加在载体上、尤其在衬底上、例如在生长衬底上。半导体层序列包括n型掺杂的和p型掺杂的半导体层。即尤其也就是说，根据步骤201在载体上施加n型掺杂的和p型掺杂的半导体层。

[0082] 根据步骤203，通过施加n型和p型掺杂的半导体层形成pn结，所述pn结包括用于产生电磁辐射的有源区。

[0083] 根据步骤205，至少一个n型掺杂的和p型掺杂的半导体层的区域设有掺杂材料，使得区域以第一掺杂浓度掺杂，所述第一掺杂浓度大于在包括该区域的半导体层中的该区域的周围中的第二掺杂浓度。

[0084] 即尤其也就是说，例如n型掺杂的设有n型掺杂物，使得构成具有提高的n型掺杂的一个或多个区域。结合包括具有更高或更大掺杂浓度的n型掺杂的区域的n型掺杂的半导体层的实施方案类似地适用于p型掺杂的半导体层，所述p型掺杂的半导体层就此而言能够掺杂有p型掺杂物，使得在p型掺杂的半导体层中能够形成具有比p型掺杂的半导体层更高或更大的掺杂浓度的一个或多个区域。

[0085] 图3示出另一光电子器件301。

[0086] 光电子器件301包括具有p型掺杂的半导体层107和n型掺杂的半导体层109的半导体层序列105。为了概览，没有示出用于光电子器件301的载体。这种载体例如能够设置在p型掺杂的半导体层107的侧上或在n型掺杂的半导体层109的侧上。为了概览，同样没有示出包括有源区的pn结。

[0087] 光电子器件301具有三个掺杂的区域117，所述区域在n型掺杂的半导体层109中形成，其中所述掺杂的区域117是n型掺杂的并且具有比n型掺杂的半导体层109更大的掺杂浓度。所述掺杂的区域117横向地在n型掺杂的半导体层109中伸展并且接触p型掺杂的半导体层109。

[0088] 由于这种掺杂的区域117的设置，在一定程度上内部的二极管在半导体层序列105中形成。这以符号的方式借助于相应的电路标记绘出，所述电路标记具有附图标记305，在此具体是二极管电路标记。为了与其进行比较，电路标记设有附图标记303，使得同样是二极管电路标记。所述二极管电路标记303在n型掺杂的半导体层109和p型掺杂的半导体层107之间绘出，在那里没有设有掺杂的区域117。二极管电路标记303比二极管电路标记305更大地绘出。这因此因为在造成击穿之前在此必须施加更大的击穿电压。

[0089] 两个二极管303和305的所述不同的击穿特性在图3中的图形中示出。绘制的是关于电压U的电流I。二极管305的特征曲线具有附图标记307。二极管303的特征曲线具有附图标记309。可见的是，具有提高的n型掺杂的区域、即区域117具有更小的击穿电压。

[0090] 图4和5示出在制造的不同时间点的另一光电子器件401。

[0091] 在图4中示出包括n型掺杂的半导体层109和p型掺杂的半导体层107的半导体层序列105。此外已经在半导体层序列105中形成凹部403、也称作通孔。通孔403例如能够被刻蚀。通孔403伸展穿过p型掺杂的半导体层107和n型掺杂的半导体层109。

[0092] 然后在所述通孔403中引入n型掺杂物，这在图5中示例地或以符号的方式用具有附图标记501的箭头示出。通过引入这种掺杂物、在此尤其是n型掺杂物，与通孔403相邻地在n型掺杂的半导体层109中形成的区域设有更高的n型掺杂。因此，在n型掺杂的半导体层109中构成直接与通孔403相邻地伸展的n型掺杂的区域117。

[0093] 此外，光电子器件401具有半导体层序列105的露出的外面，所述外面也能够表示为棱边、尤其表示为台面棱边405。在所述露出的外面上、尤其所述台面棱边405上同样能够将n型掺杂物引入n型掺杂的半导体层109中，使得在n型掺杂的半导体层109的所述区域中也形成n型掺杂的区域117，所述n型掺杂的区域具有比n型掺杂的半导体层109更大的掺杂浓度。

[0094] n型掺杂物的施加尤其能够引起，在外面上形成n型掺杂层，所述n型掺杂层随后形成掺杂的区域。类似的适用于p型掺杂物。

[0095] 尽管图4和5示出光电子器件401，即在n型掺杂的半导体层109中设有具有提高的n型掺杂的区域，那么例如能够提出，对于n型掺杂的半导体层109的n型掺杂的区域117附加或替代地，具有提高p型掺杂的相应的区域能够设在p型掺杂的半导体层107中。

[0096] 图6至9示出在制造的不同时间点的另一光电子器件601。

[0097] 图6示出包括载体103的光电子器件601，所述载体例如能够形成为衬底、尤其形成为生长衬底。在衬底103上施加有n型掺杂的半导体层109，其中n型掺杂的半导体层具有缺陷，在此V坑603。这种V坑603表示沿生长方向605、在此用具有相应的附图标记的箭头表示的、敞开的六边形的晶体缺陷。这种缺陷沿生长方向605总是变化进而在横截面中能识别为“V”。

[0098] 为了概览，也相应地在图6中绘制V坑603的三维视图。即尤其也就是说，半导体层109具有在横截面中V型的晶体缺陷。在一个未示出的实施方式中能够提出，能够形成多个这种V坑603，其尤其能够相同地或例如不同地形成。

[0099] 在V坑603中例如能够引入n型掺杂物，使得如图7示出，在V坑603中形成n型掺杂的区域117，所述区域施加在n型掺杂的半导体层109上。由此，n型掺杂的半导体层109具有设有与半导体层109的掺杂浓度相比提高的n型掺杂的区域。V坑603的填充尤其能够引起，n型掺杂物渗入或扩散到n型掺杂的半导体层109中并且在n型掺杂的半导体层109中形成相应更高掺杂的区域。类似地适用于p型掺杂物。

[0100] 根据图7，V坑603仅部分地用n型掺杂物填充。在一个未示出的实施方式中能够提出，V坑603完整地或完全地用n型掺杂物填充。

[0101] 在图8中示出在相应的制造方法中在图7之后的时间点的光电子器件601。即尤其也就是说，V坑603至少部分地、尤其完全地用n型掺杂物填充，其中随后将p型掺杂的半导体层107施加到、尤其沿生长方向605生长到这样形成的层、即具有至少部分填充的V坑603的n型掺杂的半导体层109上。包括n型掺杂的区域117的区具有减小的反向击穿电压，使得经由此能够实现电荷的流出，使得光电子器件601能够被保护防止由于静电放电而引起的损坏。

[0102] 图9示出用于光电子器件601的可能的变型方案。在此，V坑603类似于图7和8至少部分地填充有n型掺杂物。此外，由所述n型掺杂物构成的层还施加到n型掺杂的半导体层109在V坑603之外的露出的表面上。在此，在平行于载体103伸展的露出的表面上，所述n型掺杂层在V坑603中的层厚度比在V坑603之外的区域中更大或更厚。用具有附图标记903的双箭头标出在n型掺杂物的V坑603中的层厚度。用具有附图标记901的双箭头标出n型掺杂物在V坑之外的更薄的层厚度。与图8类似地，p型掺杂的半导体层107随后能够施加、尤其生长到根据图9的层结构上。

[0103] 结合图6至9所做的实施方案类似地适用于p型掺杂的具有一个或多个V坑的半导体层。

[0104] 在一个未示出的实施方式中，n型掺杂的和p型掺杂的半导体层分别具有一个或多个相应地掺杂的V坑。

[0105] 图10至13还示出在制造的不同的时间点的另一光电子器件1001或1101。

[0106] 图10示出一个光电子器件1001，其中n型掺杂的半导体层109从载体103观察作为第一层在载体103上生长。载体103尤其能够称作生长衬底或衬底，因为在载体103上生长有各个半导体层。

[0107] 图11示出另一光电子器件1101，其中在此p型掺杂的半导体层107比n型掺杂的半导体层109更靠近载体103设置。

[0108] 尤其能够提出的是，根据图10的光电子器件1001的载体103被分离，其中p型掺杂的半导体层107随后施加或设置到另一载体103上(参见图13，下部示图，在那所述另一载体用附图标记1304表示)。

[0109] 现在，图12和13示出在制造的不同的时间点的光电子器件1101，其中相应的实施方案类似地适用于根据图10的光电子器件1001。在此，图13示出器件1101的两个可行的制造变型方案：具有附图标记1305A的第一变型方案在上方示出，并且其下方，具有附图标记1305B的第二变型方案在下方示出。

[0110] 根据图12，台面沟槽1201被刻蚀到半导体层序列105中直至载体103。由此，半导体层序列105被划分为两个部分进而形成两个在此用附图标记1101A和1101B表示的光电子器件。

[0111] 在所述刻蚀的台面沟槽1201中随后能够引入相应的n型掺杂物，使得在半导体层序列105在台面沟槽1201中的台面棱边405处形成具有提高的n型掺杂的区域。在此，n型掺杂物尤其也施加到半导体层序列105的台面棱边405上，所述台面棱边施加在关于相应的器件1101A和1101B的半导体层序列105的台面沟槽1201的相对置的侧上，即施加在半导体层序列105的背离台面沟槽1201的侧上。

[0112] 如图13在两个示图中示出的那样，由此构成n型掺杂的区域117，所述区域从n型掺杂的半导体层109经由pn结111伸展到p型掺杂的半导体层107。包括n型掺杂的区域117的、从n型掺杂的半导体层109至p型掺杂的半导体层109的该过渡区域1301具有与半导体层序列105的不具有提高的n型掺杂的区域相比更小的反向击穿电压。

[0113] 图13在上方示出用附图标记1305A表示的一个可行的实施方式。在所述实施方式中，载体103形成生长衬底。生长衬底例如能够是蓝宝石。

[0114] 图13下方示出用附图标记1305B表示的另一可行的实施方式，其是器件1305A的改进方案。在所述实施方式中去分离长衬底(在器件1305A上方的元件103)。在分离之前，还将镜层1303施加到p型掺杂的半导体层107的背离生长衬底103的表面上，其中随后将载体衬底1304、例如锗或硅施加到所述镜层1303上，使得所述载体衬底将两个器件1101A和1101B彼此连接，以便承载所述器件。然后能够分离生长衬底103。尤其当制造完成的器件不具有生长衬底作为载体，而是具有载体衬底时，设有镜层1303。

[0115] 在一个未示出的实施方式中能够提出，光电子器件1101A和1101B的露出的面借助于保护层在施加或引入n型掺杂物之前设置，使得例如pn结111的p型掺杂的半导体层107和/或有源区113不掺杂有n型掺杂物。

[0116] n型掺杂物的引入例如能够借助于溅射进行。这尤其通常完全与所述具体的实施例脱离。

[0117] 结合n型掺杂物和n型掺杂的半导体层109的上述实施方案也类似地适用于p型掺杂的半导体层107掺杂有p型掺杂物的实施方式，使得在p型掺杂的半导体层107中形成具有提高的p型掺杂浓度的区域。这种实施方式例如能够基于根据图10的光电子器件1001。即尤其也就是说，类似于图12和13也设有根据图10的具有台面沟槽1201的光电子器件1001并且接着相应地掺杂有p型掺杂物。

[0118] 图14至18示出在制造的不同的时间点的光电子器件1401。在此尤其能够设有类似于根据图13的器件1305B的镜层1303。类似于根据图13的器件1303A，也能够取消所述镜层1303。是否设有这种镜层1303，尤其与是否应分离生长衬底相关。即与是否应设有载体衬底相关。

[0119] 类似于图10至13，也将通孔403或凹部刻蚀或形成到光电子器件1401的半导体层序列105中，其中作为不同之处，凹部403不穿通至载体103，而是终止在n型掺杂的半导体层109中。

[0120] 由此形成半导体层序列105的各个半导体层的露出的面，所述面例如能够借助于n型掺杂物和/或p型掺杂物掺杂，使得构成相应的掺杂的区域，所述区域具有比n型掺杂的半导体层109或p型掺杂的半导体层107提高的掺杂浓度。

[0121] 因此例如能够根据图16，通过将相应的材料例如借助于溅射引入各个层中的方式，使在凹部403中露出的面掺杂有n型掺杂物，例如硅。

[0122] 紧接着将钝化层1701施加、例如生长到所述掺杂的区域117上和p型掺杂的半导体层107上。例如能够提出，根据图17的所述钝化层117由于生长或引入或施加钝化层117也覆盖通孔403的底部，其中在凹部403的侧壁借助于钝化层覆盖之后，移除钝化层117，如图17也示出的那样。

[0123] 然后，将n型接触层1801作为下一层施加、尤其生长到根据图17的层序列上，所述n型接触层尤其电接触n型掺杂的半导体层109。这在图18中示出。

[0124] 图19示出另一光电子器件1901。

[0125] 示出的是光电子器件1901的俯视图。可见的是其他的通孔403，以及环绕的台面棱边405，所述台面棱边在此具有掺杂浓度提高的未示出的掺杂的区域，使得大面积地引起减小的反向电压。

[0126] 图20至22示出在制造的不同时间点的另一光电子器件2001。

[0127] 为了概览，没有示出用于半导体层序列105的载体103。形成如下n型掺杂的区域117，其由n型掺杂的半导体层109包围并且穿过pn结111伸展至p型掺杂的半导体层107中。
在反向击穿时流过电流。所述电流通流用具有附图标记2003的箭头表示。用附图标记2002表示阴影区域，其中p型掺杂的半导体层107和具有提高的n型掺杂的n型掺杂的区域117叠加。在此在所述区域2002中能够发生：p型导电率由于高的n型掺杂而减小。可能能够发生：
在所述区域中p型掺杂通过n型掺杂干扰。在此优选也能够可选地设有镜层1303。可选的尤其意味着，也能够弃用镜层1303。

[0128] 为了避免这种情况，例如根据图21能够提出，在引入相应的n型掺杂物之前、即在形成区域117之前，将保护层2101施加到p型掺杂的半导体层107的露出的相应的表面上。尤其也能够将所述保护层2101施加到pn结111的有源区113的相应的露出的表面上。这有利地引起，在紧接着的用n型掺杂物的掺杂步骤中，在此没有出现将n型掺杂物引入有源区113和p型掺杂的半导体层107中。

[0129] 根据图22，对于保护层2101替选或附加地能够提出，移除p型掺杂的半导体层107的和/或有源区113的区域，使得p型掺杂的半导体层107的和有源区113的相应的棱边不再与n型掺杂的半导体层109齐平地伸展。即尤其也就是说，在掺杂步骤中仅掺杂n型掺杂的半导体层109的露出的表面，然而不掺杂p型掺杂的半导体层107和有源区103。移除的区域示意地用具有附图标记2201的箭头表示。

[0130] 图23示出另一光电子器件2301，其能够基本上类似于器件2001构成。能够参考相应的实施方案。

[0131] 作为附加的特点，器件2301具有钝化层2303，所述钝化层施加在n型掺杂的半导体层107上。钝化层2303在n型掺杂的半导体层107的水平表面2304上继续沿朝载体103的方向延伸超过n型掺杂的半导体层107的棱边2305至掺杂的区域117进而尤其也覆盖n型掺杂的半导体层107的垂直的外面2307和pn结111的垂直的另一外面2309，其中所述外面2307触碰或邻接棱边2305并且所述另一外面2309连接于外面2305。

[0132] 概括地，即本发明尤其包括下述思想：两个p型掺杂的和n型掺杂的半导体层中的至少一个、尤其两个设有模块化的掺杂，就此而言一个或多个区域与区域周围相比掺杂有更高的n型或p型掺杂。由此有利地引起，所述区域具有更小的击穿电压，使得经由此优选在光电子器件的静电充电时电荷能够流出。这尤其有利地引起防止静电充电电荷或防止可能从中产生的损害的保护。

[0133] 借助于优选的实施例详细解释和说明本发明。然而本发明不受公开的实例限制。更确切地说，由此能够由本领域技术人员推导出其他变型方案，而不脱离本发明的保护范围。

[0134] 本专利申请要求德国专利申请102013103601.5的优先权，其公开内容通过参引结合于此。

[0135] 附图标记列表

[0136] 101        光电子器件

[0137] 103        载体

[0138] 105        半导体层序列

[0139] 107        p型掺杂的半导体层

[0140] 109        n型掺杂的半导体层

[0141] 111        pn结

[0142] 113        有源区

[0143] 115        掺杂的区域

[0144] 117        ”

[0145] 119        ”

[0146] 201        施加半导体层序列

[0147] 203        形成pn结

[0148] 205        区域设有掺杂材料

[0149] 301        光电子器件

[0150] 303        二极管

[0151] 305        ”

[0152] 307        二极管305的特征曲线

[0153] 309        二极管303的特征曲线

[0154] 401        光电子器件

[0155] 403        通孔

[0156] 405        台面棱边

[0157] 501        掺杂材料

[0158] 601        光电子器件

[0159] 603        V坑

[0160] 605        生长方向

[0161] 801        具有减小的反向电压的区

[0162] 901        掺杂的区域在V坑之外的厚度

[0163] 903        掺杂的区域在V坑之内的厚度

[0164] 1001       光电子器件

[0165] 1101        ”

[0166] 1101A      ”

[0167] 1101B       ”

[0168] 1201        台面沟槽

[0169] 1301        过渡区域

[0170] 1303        镜层

[0171] 1305A，1305B  光电子器件

[0172] 1401        光电子器件

[0173] 1701        钝化层

[0174] 1801        n型接触层

[0175] 1901        光电子器件

[0176] 2001        ”

[0177] 2002        在p型掺杂的半导体层中的n型和p型掺杂的叠加区域[0178] 2003        在反向击穿时的电流通流

[0179] 2101        保护层

[0180] 2201        移除的区域

[0181] 2301        光电子器件

[0182] 2303        钝化层

[0183] 2304        水平表面

[0184] 2305        棱边

[0185] 2307，2309  竖直表面