一种GOA电路及液晶显示器

摘要

本发明公开了一种GOA电路及液晶显示器，该GOA电路包括GOA包括电位下拉处理电路和多个级联的GOA子电路，其中N级GOA子电路，所述电位下拉处理电路包括第一限压晶体管(PTX)、第二滤波晶体管(PTY)以及第三晶体管(PTN)，所述第一限压晶体管(PTX)与所述第二滤波晶体管(PTY)串联后连接在初始扫描信号STV信号的输出端与所述第三晶体管(PTN)的控制端之间，所述第一限压晶体管(PTX)的控制端与所述第三晶体管(PTN)的第一端分别与第一电源端(VG)连接，所述第三晶体管(PTN)的第二端与所述GOA子电路连接。通过上述方式，本发明能够有效避免大静电对GOA电路带来的损伤，提高整个面板GOA电路的稳定性。

权利要求

1.一种GOA电路，用于液晶显示器，其特征在于，所述GOA电路包括电位下拉处理电路和多个级联的GOA子电路，

所述电位下拉处理电路包括第一限压晶体管(PTX)、第二滤波晶体管(PTY)以及第三晶体管(PTN)，所述第一限压晶体管(PTX)与所述第二滤波晶体管(PTY)串联后连接在初始扫描信号STV信号的输出端与所述第三晶体管(PTN)的控制端之间，所述第一限压晶体管(PTX)的控制端与所述第三晶体管(PTN)的第一端分别与第一电源端连接，所述第三晶体管(PTN)的第二端与所述GOA子电路连接。

2.根据权利要求1所述的GOA电路，其特征在于，所述第二滤波晶体管(PTY)的第一端分别与其控制端以及所述STV信号的输出端连接，所述第二滤波晶体管(PTY)的第二端与所述第一限压晶体管(PTX)的第一端连接，所述第一限压晶体管(PTX)的第二端与所述第三晶体管(PTN)的控制端连接。

3.根据权利要求2所述的GOA电路，其特征在于，所述第一限压晶体管(PTX)、所述第二滤波晶体管(PTY)以及所述第三晶体管(PTN)均为PMOS晶体管；所述第一限压晶体管(PTX)的第一端为源极，其第二端为漏极；所述第二滤波晶体管(PTY)的第一端为源极，其第二端为漏极；所述第三晶体管(PTN)的第一端为源极，其第二端为漏极。

4.根据权利要求2所述的GOA电路，其特征在于，所述第一限压晶体管(PTX)、所述第三晶体管(PTN)和所述第二滤波晶体管(PTY)均为NTFT管，所述第一限压晶体管(PTX)的第一端为漏极，其第二端为源极；所述第二滤波晶体管(PTY)的第一端为漏极，其第二端为源极；

所述第三晶体管(PTN)的第一端为漏极，其第二端为源极。

5.根据权利要求3或4所述的GOA电路，其特征在于，所述电位下拉处理电路还包括第四晶体管(PTM)，所述第四晶体管(PTM)的第一端与所述第三晶体管(PTN)的第二端连接，所述第四晶体管(PTM)的控制端与所述述第四晶体管(PTM)的第一端连接，所述第四晶体管(PTM)的第二端与所述GOA子电路连接；其中，所述第四晶体管(PTM)与所述第三晶体管(PTN)的类型相同。

6.根据权利要求3或4所述的GOA电路，其特征在于，所述电位下拉处理电路还包括第四晶体管(PTM)，所述第四晶体管(PTM)的第一端与所述第一电源端连接，其控制端与所述第一端连接，其第二端与所述第三晶体管(PTN)的第一端连接；其中，所述第四晶体管(PTM)与所述第三晶体管(PTN)的类型相同。

7.根据权利要求1所述的GOA电路，其特征在于，所述第一限压晶体管(PTX)的第一端与所述STV信号的输出端连接，所述第一限压晶体管(PTX)的第二端与所述第二滤波晶体管(PTY)的第一端连接，所述第二滤波晶体管(PTY)的控制端与所述第二滤波晶体管(PTY)的第一端连接，所述第二滤波晶体管(PTY)的第二端与所述第三晶体管(PTN)的控制端连接。

8.如权利要求1所述的GOA电路，其特征在于，所述电位下拉处理电路的所述第三晶体管(PTN)的第二端与所述GOA电路的第三级至最后一级的每个所述GOA子电路分别连接。

9.如权利要求1所述的GOA电路，其特征在于，所述GOA电路包括多个所述电位下拉处理电路，每个所述电位下拉处理电路的第三晶体管(PTN)的第二端与所述GOA电路的第三级至最后一级的GOA电路一一对应连接。

10.一种液晶显示器，其特征在于，包括阵列基板、彩膜基板以及设置在所述阵列基板以及所述彩膜基板之间的液晶层，其特征在于，所述阵列基板包括权利要求1-9任一项所述的GOA电路。

说明书

一种GOA电路及液晶显示器

技术领域

[0001] 本发明涉及液晶显示领域，特别是涉及一种GOA电路及液晶显示器。

背景技术

[0002] Gate Driver On Array，简称GOA，也就是利用现有薄膜晶体管液晶显示器Array制程将Gate行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式的一项技术。

[0003] 随着低温多晶硅(LTPS)半导体薄膜晶体管的发展，而且由于LTPS半导体本身超高载流子迁移率的特性，相应的面板周边集成电路也成为大家关注的焦点，并且很多人投入到System on Panel(SOP)的相关技术研究，并逐步成为现实。

[0004] 液晶显示器在开启的时候，要进行一次All Gate On的初始化操作，以将GOA电路中所有的扫描Gate信号的电压拉至一个低电平，以实现显示器的全黑或全白，保证显示画面的质量。在初始化之后，要完成正常扫描工作，Gate信号是需要在一定时期保持高电平。但是由于Gate信号的输出端自举电容单元的存在，会存在维持的问题。

发明内容

[0005] 本发明主要解决的技术问题是提供一种GOA电路及液晶显示器，能够有效避免大静电对GOA电路带来的损伤，提高整个面板GOA电路的稳定性。

[0006] 为解决上述技术问题，本发明采用的一个技术方案是：提供一种GOA电路，用于液晶显示器，所述GOA电路包括电位下拉处理电路和多个级联的GOA子电路，所述电位下拉处理电路包括第一限压晶体管(PTX)、第二滤波晶体管PT)以及第三晶体管PTN，所述第一限压晶体管PTX与所述第二滤波晶体管PTY串联后连接在初始扫描信号STV信号的输出端与所述第三晶体管PTN的控制端之间，所述第一限压晶体管PTX的控制端与所述第三晶体管PTN的第一端分别与第一电源端连接，所述第三晶体管PTN的第二端与所述GOA子电路连接。

[0007] 其中，所述第二滤波晶体管PTY的第一端分别与其控制端以及所述STV信号的输出端连接，所述第二滤波晶体管PTY的第二端与所述第一限压晶体管PTX的第一端连接，所述第一限压晶体管(PTX)的第二端与所述第三晶体管PTN的控制端连接。

[0008] 其中，所述第一限压晶体管PTX、所述第二滤波晶体管PTY以及所述第三晶体管PTN均为PMOS晶体管；所述第一限压晶体管PTX的第一端为源极，其第二端为漏极；所述第二滤波晶体管PTY的第一端为源极，其第二端为漏极；所述第三晶体管PTN的第一端为源极，其第二端为漏极。

[0009] 其中，所述第一限压晶体管PTX、所述第三晶体管PTN和所述第二滤波晶体管PTY均为NTFT管，所述第一限压晶体管PTX的第一端为漏极，其第二端为源极；所述第二滤波晶体管PTY的第一端为漏极，其第二端为源极；所述第三晶体管PTN的第一端为漏极，其第二端为源极。

[0010] 其中，所述电位下拉处理电路还包括第四晶体管PTM，所述第四晶体管PTM的第一端与所述第三晶体管PTN的第二端连接，所述第四晶体管PTM的控制端与所述述第四晶体管PTM的第一端连接，所述第四晶体管PTM的第二端与所述GOA子电路连接；其中，所述第四晶体管(PTM)与所述第三晶体管PTN的类型相同。

[0011] 其中，所述电位下拉处理电路还包括第四晶体管PTM，所述第四晶体管PTM的第一端与所述第一电源端连接，其控制端与所述第一端连接，其第二端与所述第三晶体管PTN的第一端连接；其中，所述第四晶体管PTM与所述第三晶体管PTN的类型相同。

[0012] 其中，所述第一限压晶体管PTX的第一端与所述STV信号的输出端连接，所述第一限压晶体管PTX的第二端与所述第二滤波晶体管PTY的第一端连接，所述第二滤波晶体管PTY的控制端与所述第二滤波晶体管PTY的第一端连接，所述第二滤波晶体管PTY的第二端与所述第三晶体管PTN的控制端连接。

[0013] 其中，所述电位下拉处理电路的所述第三晶体管PTN的第二端与所述COA电路的第三级至最后一级的每个所述GOA子电路分别连接。

[0014] 其中，所述GOA电路包括多个所述电位下拉处理电路，每个所述电位下拉处理电路的第三晶体管PTN的第二端与所述GOA电路的第三级至最后一级的GOA电路一一对应连接。

[0015] 为解决上述技术问题，本发明采用的另一个技术方案是：提供一种液晶显示器，包括阵列基板、彩膜基板以及设置在所述阵列基板以及所述彩膜基板之间的液晶层，所述阵列基板包括上述任意实施方式所述的GOA电路。所述阵列基板包括上述任一项所述的GOA电路。

[0016] 区别于现有技术，本发明电位下拉处理电路还包括相互串联的第一限压晶体管PTX、第二滤波晶体管PTY，第一限压晶体管PTX能够有效d过滤掉STV信号中的负静电，降低负静电的电平，第二滤波晶体管PTY能够过滤掉STV信号中的正静电，在第一限压晶体管PTX和第二滤波晶体管PTY的配合下，使得进入第三晶体管PTN的栅极电压减小，有效避免STV信号中的大静电对第三晶体管PTN的损伤，也能够有效避免STV信号中的大静电通过第三晶体管PTN流入到GOA子电路中对GOA子电路带来的损伤，提高GOA电路的稳定性。

附图说明

[0017] 图1是本发明GOA电路多个GOA子电路级联第一实施方式的结构示意图；

[0018] 图2是本发明GOA电路第一实施方式的具体电路连接示意图；

[0019] 图3是本发明第一实施方式的GOA电路中的第一子电路的工作时序图；

[0020] 图4是本发明GOA电路STV信号的第一实施方式的波形示意图；

[0021] 图5是本发明GOA电路第二实施方式的具体电路连接示意图；

[0022] 图6是本发明GOA电路STV信号的第二实施方式波形示意图；

[0023] 图7是本发明GOA电路第三实施方式的具体电路连接示意图；

[0024] 图8是本发明GOA电路多个GOA子电路级联第二实施方式的结构示意图；

[0025] 图9是本发明GOA电路第四实施方式的具体电路连接示意图；

[0026] 图10是本发明GOA电路第五实施方式的具体电路连接示意图；

[0027] 图11是本发明GOA电路第六实施方式的具体电路连接示意图；

[0028] 图12是本发明GOA电路第七实施方式的具体电路连接示意图；

[0029] 图13是本发明液晶显示器一实施方式的结构示意图。

具体实施方式

[0030] 在说明书及权利要求书当中使用了某些词汇来指称特定的组件，所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。下面结合附图和实施例对本发明进行详细说明。

[0031] 为了解决GOA电路的维持问题，本发明提供了一种GOA电路，如图1所示，图1是本发明本发明GOA电路多个GOA子电路级联第一实施方式的结构示意图。本实施方式的GOA电路包括电位下拉处理电路101以及多个级联的GOA子电路102。其中，在本实施方式中，电位下拉处理电路101与所述COA电路的第三级至最后一级的每个所述GOA子电路分别连接。进一步的参阅图2，图2是GOA电路第一实施方式的具体电路连接示意图。所述GOA子电路为GOA电路的第三级至最后一级的中的任一级，在此不做限定。

[0032] 如图2所示，电位下拉处理电路101包括晶体管PTN，GOA子电路202包括正反扫描单元100、输入控制单元200、上拉维持单元300、输出控制单元400、GAS信号作用单元500和自举电容单元600。正反扫描单元100分别与所述上拉维持单元300、输入控制单元200连接，所述GAS信号作用单元500与所述上拉维持单元300连接，连接点为公共信号点P点，以GOA电路为PMOS电路为例来说明，晶体管PTN为PMOS管，晶体管PTN的漏极连接于所述公共信号点P点，晶体管PTN的栅极控制端连接STV信号端，晶体管PTN的源极连接于所述电源控制端，晶体管PTN控制端GAS信号作用单元500、自举电容单元600、与输出控制单元400共同连接，共同连接端为栅极驱动信号输出端GATE端。

[0033] 其中，正反扫描单元100用于控制GOA电路的正向驱动和反向驱动。包括第五晶体管PT0、第六晶体管PT1、第七晶体管PT2和第八晶体管PT3，第五晶体管PT0的栅极接收反向扫描控制信号，第五晶体管PT0的源极接收下一级GOA子电路G_N+1的GATE端输出的栅极驱动信号，第六晶体管PT1的栅极接收正向扫描控制信号，第六晶体管PT1的源极接收上一级GOA子电路G_N-1的GATE端输出的栅极驱动信号，第五晶体管PT0和第六晶体管PT1的漏极相互连接后与所述输入控制单元200连接，第七晶体管PT2的栅极接收所述反向扫描控制信号，第七晶体管PT2的源极接收第一控制时钟CK_N+3，第八晶体管PT3的栅极接收所述正向扫描控制信号，第八晶体管PT3的源极接收第二控制时钟CK_N+1，第七晶体管PT2和第八晶体管PT3的漏极相互连接后与上拉维持单元300连接。

[0034] 输入控制单元200用于根据级传时钟控制信号控制级传信号的输入以完成对栅极信号点的充电。包括第九晶体管PT4，第九晶体管PT4的栅极接收第一级联时钟信号CK_N+2，所述第九晶体管PT4的源极分别与第五晶体管PT0、第六晶体管PT1的漏极连接，第九晶体管PT4的漏极与栅极信号点连接。

[0035] 上拉维持单元300用于根据公共信号点P点控制栅极信号点在非作用期间保持预定电平也即无效电平。包括第十晶体管PT5、第十一晶体管PT6、第十二晶体管PT8、第十三晶体管PT9和第一电容C1，所述第十晶体管PT5的栅极与所述公共信号点P点连接，第十晶体管PT5的源极与所述第九晶体管PT4的漏极连接，第十晶体管PT5的漏极与第二电源端VGH连接，所述第十一晶体管PT6的栅极与第九晶体管PT4的漏极连接，第十一晶体管PT6的源极与所述公共信号点P点连接，所述第十一晶体管PT6的漏极与第二电源端VGH连接，第十二晶体管PT8的栅极与所述第七晶体管PT2、第八晶体管PT3的漏极连接，第十二晶体管PT8的源极与第一电源端VGL连接，第十二晶体管PT8的漏极与所述公共信号点P点连接，第十三晶体管PT9的栅极与所述公共信号点P点连接，所述第十三晶体管PT9的源极与所述GATE端连接，第十三晶体管PT9的漏极与第二电源端VGH连接，所述第一电容C1的一端与第二电源端VGH连接，所述第一电容C1的另一端与所述公共信号点P点连接。

[0036] 所述输出控制单元400用于根据级传时钟信号控制与栅极信号点对应的栅极信号点的输出。包括第十四晶体管PT10和第二电容C2，第十四晶体管PT10的栅极与所述栅极信号点连接，所述第十四晶体管PT10的漏极与GATE端连接，所述第十四晶体管PT10的源极接收第二级传时钟CK_N，所述第二电容C2的一端与所述栅极信号点连接，所述第二电容C2的另一端与所述GATE端连接。

[0037] GAS信号作用单元500用于控制栅极驱动信号处于有效电平，以实现GOA子电路的水平扫描线的充电。包括第十五晶体管PT12和第十六晶体管PT13，所述第十五晶体管PT12的栅极、第十六晶体管PT13的栅极和漏极接收GAS信号，所述第十五晶体管PT12的漏极连接第二电源端VGH，所述第十五晶体管PT12的源极连接所述公共信号点P点，所述第十六晶体管PT13的漏极连接所述GATE端；

[0038] 所述自举电容单元600用于对栅极信号点的电压进行再次抬升。包括自举电容Cloud，所述自举电容Cloud的一端与所述GATE端连接，所述自举电容Cloud的另一端与接地。

[0039] 优选地，GOA子电路进一步还包括稳压单元700，稳压单元700用于实现栅极信号点的稳压以及栅极信号点的漏电防治。具体来说，稳压单元700包括第十七晶体管PT7，第十七晶体管PT7串接于第九晶体管PT4的源极与栅极信号点之间，第十七晶体管PT7的栅极与负压恒压源连接，第十七晶体管PT7的漏极与第九晶体管PT4的漏极连接，第十七晶体管PT7的源极与栅极信号点连接。

[0040] 优选地，GOA子电路进一步包括上拉辅助单元800，上拉辅助单元800用于防止第九晶体管PT4和第十晶体管PT5在对栅极信号点进行充电的过程中出现漏电的问题。具体来说，上拉辅助单元800包括第十八晶体管PT11，第十八晶体管PT11的栅极与第五晶体管PT0、第六晶体管PT1的漏极连接，第十八晶体管PT11的源极与所述公共信号点P点连接，第十八晶体管PT11的漏极与正压恒压源VGH连接。

[0041] 具体地，在GAS信号作用单元500工作之前，STV信号控制电位下拉处理电路101中的晶体管PTN导通，PTN晶体管打开，此时低电平VGL信号经过PTN晶体管的源极传输到PTN晶体管的漏极，漏极输出的信号传输到电路的公共信号点P点，用于电路公共信号点P点的下拉和Gate信号的Reset，在实现公共信号点P点的电位下拉，不再存在由于自举电容单元600的存在而导致的低电位维持的问题。

[0042] 如图3所示，图3是本发明第一实施方式的GOA电路中的GOA子电路的工作时序图。结合图2和图3，以第三级GOA子电路为例来说。当GAS信号有效，即GAS信号为低电平信号时，GOA电路实现All Gate On功能，与各奇数级水平扫描线对应的栅极驱动信号G(2N+1)输出低电平信号。当GOA电路完成All Gate On功能后，由于自举电容Cload的存在，与各奇数级水平扫描线对应的栅极驱动信号不会马上变为高电平，而会保持Cload holding的低电平信号。当STV信号的低电平信号来临时，第三级的公共信号点P点P(3)的信号由高电平变成低电平状态，GATE(3)信号从低电平变成高电平。此时，GATE(3)信号不处于维持低电位的状态。由于后面所有级数的GOA电路都添加了相同的电位下拉处理电路，因此在时钟信号来临之前，所有的Gate驱动信号都处于高电平，不会影响GOA电路的正常驱动。

[0043] 另外，由于STV信号对于公共信号点P点的Reset作用，也不需要对第一级联时钟CK_N+1和第二级联时钟CK_N提前进行补偿，可以直接通过第一级联时钟CK_N+1控制第一级GOA子电路的输入，通过第二级联时钟CK_N控制第一级GOA的输出。在此不做限定。

[0044] 进一步地，由于在版图的设计过程中，STV信号一般设计在GOA的最外面，因此，很容易受到静电的影响造成STV信号的变形，如图4所示，STV信号的向上的正静电和向下的负静电都较大。虽然STV信号在一帧的时间内只工作一次，然而在非作用期间，STV信号的变异也会影响面板的正常显示。为了克服在利用公共信号点P点处理单元的电路设计解决电位维持的问题时，STV信号对整个GOA电路造成的影响，进一步参阅图2，电位下拉处理电路201除了包括第三晶体管PTN，还包括第一限压晶体管(PTX)、第二滤波晶体管PTY。

[0045] 该第一限压晶体管PTX与所述第二滤波晶体管PTY串联后连接在初始扫描信号STV信号的输出端与所述第三晶体管PTN的控制端之间，具体地，第一限压晶体管PTX的控制端与第一电源端连接，第三晶体管PTN的第一端与第一电源端连接，第三晶体管PTN的第二端与所述GOA子电路连接。

[0046] 具体地，如图2所示，第二滤波晶体管PTY的第一端分别与其控制端以及所述STV信号的输出端连接，所述第二滤波晶体管(PTY)的第二端与所述第一限压晶体管PTX的第一端连接，所述第一限压晶体管(PTX)的第二端与所述第三晶体管PTN的控制端连接。

[0047] 在另一个方式中，如图5所示，图5是本发明GOA电路第二实施方式的具体电路连接示意图。第一限压晶体管PTX的第一端与STV信号的输出端连接，所述第一限压晶体管PTX的第一端的第二端与所述第二滤波晶体管PTY的第一端连接，所述第二滤波晶体管PTY的控制端与所述第二滤波晶体管PTY的第一端连接，所述第二滤波晶体管PTY的第二端与所述第三晶体管PTN的控制端连接。

[0048] 在上述两个实施方式中，以GOA电路为PMOS电路为例，当所有的晶体管为PMOS晶体管时，第一限压晶体管PTX的第一端为源极，其第二端为漏极；所述第二滤波晶体管PTY的第一端为源极，其第二端为漏极；所述第三晶体管PTN的第一端为源极，其第二端为漏极。第一电源端为低电平信号VGL。

[0049] 具体地，在STV信号打开后，STV信号输入一个低电平信号至第二滤波晶体管PTY源极和控制端栅极，经过第二滤波晶体管PTY的滤波，将STV低电平信号中的高电平即正静电过滤掉，过滤后的信号传输至经过第一限压晶体管PTX的源极，此时，第一限压晶体管PTX的控制端栅极连接的第一电源端为低电平VGL，在低电平信号VGL的驱动下，第一限压晶体管PTX打开，将源极输入的低电平信号按照预定电压限压后，降低STV信号中的负静电，使得经过第一限压晶体管PTX漏极传输至第三晶体管PTN的控制端栅极的栅极电压减小，避免第三晶体管PTN在大静电作用下的损伤。

[0050] 如图6所示，图6是本发明GOA电路STV信号的第二实施方式波形示意图。由图6可以看出，输入PTN的STV信号的正静电被完全过滤掉，负静电也被控制在适当范围内。在低电平信号的驱动下，第三晶体管PTN打开，源极将第一电源端的低电平信号传输至其漏极，漏极再将信号传输至GOA子电路的公共信号点P点。在STV信号的低电平作用完毕后，第三晶体管PTN的栅极电位由于寄生电容的存在会维持在偏低的电位，用于公共信号点P点的持续维持。当GOA电路开始工作时，GATE级传信号进行P点的上拉，此时，第三晶体管PTN的栅极的高阻态不会影响GOA的正常工作。

[0051] 在其他实施方式中，GOA电路也可以为NTFT电路，即GOA电路中的晶体管均为NTFT晶体管。如图7所示，图7为本发明GOA电路第三实施方式的具体电路连接示意图。当第一限压晶体管PTX、第三晶体管PTN和第二滤波晶体管PTY均为NTFT管时，所述第一限压晶体管PTX的第一端为漏极，其第二端为源极；第二滤波晶体管PTY的第一端为漏极，其第二端为源极；所述第三晶体管PTN的第一端为漏极，其第二端为源极。第一电源端为高电平VGH，第二电源端为低电平VGL。

[0052] 在另一个实施方式中，如图8所示，图8是本发明GOA电路多个GOA子电路级联第二实施方式的结构示意图。GOA电路包括多个电位下拉处理电路801，每个所述电位下拉处理电路801与从第三级到最后一级的GOA子电路一一对应连接。具体地，每个所述电位下拉处理电路801的第三晶体管PTN的第二端与COA电路的第三级至最后一级的GOA电路一一对应连接。在此不做限定。

[0053] 如图9所示，图9是本发明GOA电路第四实施方式的具体电路连接示意图。本实施方式的GOA电路与上述任一实施方式的GOA电路的区别在于，本实施方式的电位下拉电路还包括第四晶体管PTM，其中，第四晶体管PTM与第三晶体管PTN相互配合，共同解决GOA电路的电位维持问题。以GOA电路为PMOS电路为例。第四晶体管PTM的栅极和源极分别与第三晶体管PTN的漏极连接，所述第四晶体管(PTM)的漏极与所述GOA子电路连接。

[0054] 在另一个实施方式中，如图10所示，图10为本发明GOA电路第五实施方式的具体电路连接示意图。本实施方式的GOA电路仍为PMOS电路。第四晶体管PTM的源极与所述第一电源端VGL连接，其控制端栅极与其源极相连接，其漏极与所述第三晶体管PTN的源极连接。

[0055] 当GOA电路为NTFT电路时，如图11和图12所示。图11是本发明GOA电路第六实施方式的结构示意图。图12是本发明GOA电路第七实施方式的结构示意图。

[0056] 如图11所示，图11是本发明GOA电路第六实施方式的具体电路连接示意图。本实施方式中第四晶体管PTM的漏极与第三晶体管PTN的源极连接，栅极与第四晶体管PTM的漏极连接，源极与GOA子电路的公共信号点P点连接。

[0057] 如图12所示，图12是本发明GOA电路第七实施方式的具体电路连接示意图。本实施方式中第四晶体管PTM的漏极与第一电源端VGH连接，栅极与其漏极连接，源极与第三晶体管PTN的漏极连接。

[0058] 区别于现有技术，本发明的GOA电路包括与STV信号连接的电位下拉处理电路，能够在STV信号输出低电平时将公共信号点P点的电位拉成低电平，有效解决GOA电路工作时由于自举电容二产生的维持问题。另外本发明电位下拉处理电路还包括相互串联的第一限压晶体管PTX、第二滤波晶体管PTY，第一限压晶体管PTX能够有效d过滤掉STV信号中的负静电，降低负静电的电平，第二滤波晶体管PTY能够过滤掉STV信号中的正静电，在第一限压晶体管PTX和第二滤波晶体管PTY的配合下，使得进入第三晶体管PTN的栅极电压减小，有效避免STV信号中的大静电对第三晶体管PTN的损伤，也能够有效避免STV信号中的大静电通过第三晶体管PTN流入到GOA子电路中对GOA子电路带来的损伤，提高GOA电路的稳定性。

[0059] 本发明还提供一种液晶显示器，如图13所示，图13是本发明液晶显示器一实施方式的结构示意图。液晶显示装置包括相对设置的阵列基板1301以及彩膜基板1302，还包括设置在阵列基板1301和彩膜基板1302之间的液晶层1303，其中，阵列基板1301上包括上述任意实施方式的GOA电路，在此不再赘述。

[0060] 区别于现有技术，本发明液晶显示装置的阵列基板包括GOA电路，GOA电路包括与STV信号连接的电位下拉处理电路，能够在STV信号输出低电平时将公共信号点P点的电位拉成低电平，有效解决GOA电路工作时由于自举电容二产生的维持问题。另外本发明电位下拉处理电路还包括相互串联的第一限压晶体管PTX、第二滤波晶体管PTY，第一限压晶体管PTX能够有效d过滤掉STV信号中的负静电，降低负静电的电平，第二滤波晶体管PTY能够过滤掉STV信号中的正静电，在第一限压晶体管PTX和第二滤波晶体管PTY的配合下，使得进入第三晶体管PTN的栅极电压减小，有效避免STV信号中的大静电对第三晶体管PTN的损伤，也能够有效避免STV信号中的大静电通过第三晶体管PTN流入到GOA子电路中对GOA子电路带来的损伤，提高GOA电路的稳定性。

[0061] 以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。