一种降低毛刺的TSPC型D触发器

摘要

本发明公开了一种降低毛刺的TSPC型D触发器，包括第一级反相器结构、第二级反相器结构、第三级反相器结构以及复位管。本发明对传统TSPC型触发器理论分析影响毛刺的因素，进行结构改进和参数优化，降低DFF毛刺影响，提高DFF的性能，在保持电路工作稳定性的同时提高降低了电路功耗，实现数字系统对于基本数字单元低功耗与面积紧凑型的要求。与传统TSPC电路相比，本发明结构的DFF毛刺降低明显，稳定性与功耗方面有明显优势。

权利要求

1.一种降低毛刺的TSPC型D触发器，其特征在于：包括第一级反相器、第二级反相器、第三级反相器和复位结构，具体结构如下：

所述第一级反相器包括一号PMOS管MP1、二号PMOS管MP2、三号PMOS管MP3和一号NMOS管MN1；其中，一号PMOS管MP1的栅极连接时钟信号CLK，一号PMOS管MP1的漏极和二号PMOS管MP2的源极连接并作为第一级反相器的一号输出端；二号PMOS管MP2的漏极和三号PMOS管MP3的源极连接；三号PMOS管MP3的漏极和一号NMOS管MN1的漏极连接并作为第一级反相器的二号输出端；二号PMOS管MP2的栅极和一号NMOS管MN1的栅极连接并作为第一级反相器的输入端；一号NMOS管MN1的源极接地；三号PMOS管MP3的栅极连接时钟信号CLK；

所述第二级反相器包括四号PMOS管MP4、二号NMOS管MN2、三号NMOS管MN3、四号NMOS管MN4和五号NMOS管MN5；其中，四号PMOS管MP4的栅极和四号NMOS管MN4的栅极以及二号NMOS管MN2的漏极连接并作为第二级反相器的一号输入端；二号NMOS管MN2的栅极作为第二级反相器的二号输入端；四号PMOS管MP4的漏极和三号NMOS管MN3的漏极连接并作为第二级反相器的输出端，四号PMOS管MP4的源极接电源VDD；三号NMOS管MN3的栅极连接时钟信号CLK，三号NMOS管MN3的源极和四号NMOS管MN4的漏极连接；二号NMOS管MN2的源极和四号NMOS管MN4的源极以及五号NMOS管MN5的漏极连接；五号NMOS管MN5的栅极连接时钟信号CLK，五号NMOS管MN5的源极接地；

所述第三级反相器包括五号PMOS管MP5和六号NMOS管MN6；其中，五号PMOS管MP5的栅极和六号NMOS管MN6的栅极连接并作为第三级反相器的输入端；五号PMOS管MP5的漏极和六号NMOS管MN6的漏极连接并作为第三级反相器的输出端；五号PMOS管MP5的源极接电源VDD；六号NMOS管MN6的源极接地；

所述复位结构包括六号PMOS管MP6与七号NMOS管MN7；其中六号PMOS管MP6的栅极连接复位信号R，六号PMOS管MP6的源极连接电源VDD，六号PMOS管MP6的漏极连接一号PMOS管MP1的源级；七号NMOS管MN7的栅极连接复位信号R，七号NMOS管MN7的漏极连接第一级反相器的一号输出端和第二级反相器的一号输入端，七号NMOS管MN7的源极接地；

第一级反相器的输入端接入TSPC型D触发器的数据输入信号D，第一级反相器的一号输出端连接第二级反相器的一号输入端，第一级反相器的二号输出端连接第二级反相器的二号输入端，第二级反相器的输出端连接第三级反相器的输入端，第三级反相器的输出端输出TSPC型D触发器的输出信号Q。

2.根据权利要求1所述的降低毛刺的TSPC型D触发器，其特征在于：所述二号NMOS管MN2的尺寸大于三号NMOS管MN3的尺寸和四号NMOS管MN4的尺寸。

说明书

一种降低毛刺的TSPC型D触发器

技术领域

[0001] 本发明涉及一种降低毛刺的TSPC(True Single Phase Clock，真单相时钟)型D触发器，具体为一种带有复位结构的高速主从型D触发器，属于数字信号技术。

背景技术

[0002] 随着CMOS集成电路技术的飞速发展，单个芯片上集成规模越来越大，而且时钟频率飞速增加，对各种电路的速度有着较高的要求。计时、计数数字电路作为集成系统中几乎是必不可少的一部分，其速度直接影响系统性能。由于VLSI技术的不断进步，数字系统的运行速度要求不断提高。触发器是数字系统中常用的一种元器件，其性能对整个系统的性能影响很大。目前许多触发器研究和应用中都是以D触发器为基础进行的，对DFF的速度有更高的要求。

[0003] 传统的同步或异步加法计数器加法，受进位链延迟的限制，当计数位数增加，计数器难以工作在高频计数时钟下。目前，高速高精度计数器的应用场合日渐增多，如果将面积因素考虑在内，普通的加减法计数器均不能满足要求。而线性反馈移位计数器(LFSR)作为一种重要的计数电路，尤其是在高速集成电路领域备受青睐。LFSR计数器只用到D触发器和异/同或门，所以延时不依赖于计数器的位数，仅与单个DFF和异/同或门的延时相关。传统的D触发器因工作速度限制带来的问题是：计数器的速度下降较为明显。此外应用于时间-数字转换电路(TDC)则是一种重要的计时电路，其组成主要也是计数器，计数器通过统计固定周期脉冲信号的周期个数，该数值与周期相乘，实现时间的数字量化，计数器主要由D触发器并配以少量的组合逻辑门电路组成。

[0004] 数字集成电路中，D触发器种类繁多，按照逻辑功能的不同，触发器可分为RS，JK、D和T触发器等多种类型，按照电路结构的不同，又可分为主从型结构、灵敏放大器型结构和维持阻塞结构等。不同类型的D触发器，性能优越性侧重点也各不相同。比如，采用DFF的TDC电路工作频率通常较高，同时要求面积尽可能紧凑。这就对动态结构类型的D触发器提出更高要求。传统的TSPC型受到毛刺以及电荷共享，从而使得Qb端的电位不是理想高低电平，即高电平不为理想的VDD，低电位不为理想的GND。这一现象导致充放电时间的变化。虽然在关键点加入晶体管可以缓解该问题，但是这将限制该触发器的工作速度并消耗更多的功耗。

发明内容

[0005] 发明目的：为了克服现有技术中存在的不足，本发明提供一种新型的TSPC型D触发器，降低D触发器的毛刺和功耗，并在此基础上保证较高的工作速度与较小的版图面积。

[0006] 技术方案：为实现上述目的，本发明采用的技术方案为：

[0007] 一种降低毛刺的TSPC型D触发器，包括第一级反相器、第二级反相器、第三级反相器和复位结构，具体结构如下：

[0008] 所述第一级反相器包括一号PMOS管MP1、二号PMOS管MP2、三号PMOS管MP3和一号NMOS管MN1；其中，一号PMOS管MP1的栅极连接时钟信号CLK，一号PMOS管MP1的漏极和二号PMOS管MP2的源极连接并作为第一级反相器的一号输出端；二号PMOS管MP2的漏极和三号PMOS管MP3的源极连接；三号PMOS管MP3的漏极和一号NMOS管MN1的漏极连接并作为第一级反相器的二号输出端；二号PMOS管MP2的栅极和一号NMOS管MN1的栅极连接并作为第一级反相器的输入端；一号NMOS管MN1的源极接地；三号PMOS管MP3的栅极连接时钟信号CLK；

[0009] 所述第二级反相器包括四号PMOS管MP4、二号NMOS管MN2、三号NMOS管MN3、四号NMOS管MN4和五号NMOS管MN5；其中，四号PMOS管MP4的栅极和四号NMOS管MN4的栅极以及二号NMOS管MN2的漏极连接并作为第二级反相器的一号输入端；二号NMOS管MN2的栅极作为第二级反相器的二号输入端；四号PMOS管MP4的漏极和三号NMOS管MN3的漏极连接并作为第二级反相器的输出端；三号NMOS管MN3的栅极连接时钟信号CLK，三号NMOS管MN3的源极和四号NMOS管MN4的漏极连接；二号NMOS管MN2的源极和四号NMOS管MN4的源极以及五号NMOS管MN5的漏极连接；五号NMOS管MN5的栅极连接时钟信号CLK，五号NMOS管MN5的源极接地；

[0010] 所述第三级反相器包括五号PMOS管MP5和六号NMOS管MN6；其中，五号PMOS管MP5的栅极和六号NMOS管MN6的栅极连接并作为第三级反相器的输入端；五号PMOS管MP5的漏极和六号NMOS管MN6的漏极连接并作为第三级反相器的输出端；五号PMOS管MP5的源极接电源VDD；六号NMOS管MN6的源极接地；

[0011] 所述复位结构包括六号PMOS管MP6与七号NMOS管MN7；其中六号PMOS管MP6的栅极连接复位信号R，六号PMOS管MP6的源极连接电源VDD，六号PMOS管MP6的漏极连接一号PMOS管MP1的源级；七号NMOS管MN7的栅极连接复位信号R，七号NMOS管MN7的漏极连接第一级反相器的一号输出端和第二级反相器的一号输入端，七号NMOS管MN7的源极接地；

[0012] 第一级反相器的输入端接入TSPC型D触发器的输入信号D，第一级反相器的一号输出端连接第二级反相器的一号输入端，第一级反相器的二号输出端连接第二级反相器的二号输入端，第二级反相器的输出端连接第三级反相器的输入端，第三级反相器的输出端输出TSPC型D触发器的输出信号Q。

[0013] 优选的，所述二号NMOS管MN2的尺寸大于三号NMOS管MN3的尺寸和四号NMOS管MN4的尺寸；该结构能够使得二号NMOS管MN2更快地将节点y2下拉到GND，使得低电平能很快传输到输出信号Q。

[0014] 本发明的电路结构中，复位结构的NMOS管和PMOS管组合可以实现高电平快速复位，同时保证低电位正常工作。

[0015] 有益效果：本发明提供的降低毛刺的TSPC型D触发器，具有如下优势：1、与现有的TSPC型结构相比，可以避免因毛刺问题而导致触发器产生错误状态的情况发生，可以使得Qb输出端的电位接近理想高低电平，即高电平为理想的VDD，低电位为理想的GND；2、现有的TSPC型触发器结构中，由于采用前后两级复位方式，增加了信号D到输出Q的延时；本发明中复位信号管仅置于第一级反相器位置，降低触发器的传输延时；3、与现有的TSPC型触发器相比，本发明提出的一种TSPC触发器，结构更为精简，版图面积更小，复位结构简单，更适用于在高速计数器中的使用。

附图说明

[0016] 图1和图2为两种经典的TSPC型D触发器结构；

[0017] 图3为经典D触发器的仿真时序图；

[0018] 图4为初始设计的TSPC型D触发器结构；

[0019] 图5为在图4的基础上添加晶体管实现复位功能的结构。

具体实施方式

[0020] 下面结合附图对本发明作更进一步的说明。

[0021] 如图5所示为一种降低毛刺的TSPC型D触发器，包括第一级反相器、第二级反相器、第三级反相器和复位结构，具体结构如下：

[0022] 所述第一级反相器包括一号PMOS管MP1、二号PMOS管MP2、三号PMOS管MP3和一号NMOS管MN1；其中，一号PMOS管MP1的栅极连接时钟信号CLK，一号PMOS管MP1的漏极和二号PMOS管MP2的源极连接并作为第一级反相器的一号输出端；二号PMOS管MP2的漏极和三号PMOS管MP3的源极连接；三号PMOS管MP3的漏极和一号NMOS管MN1的漏极连接并作为第一级反相器的二号输出端；二号PMOS管MP2的栅极和一号NMOS管MN1的栅极连接并作为第一级反相器的输入端；一号NMOS管MN1的源极接地；三号PMOS管MP3的栅极连接时钟信号CLK；

[0023] 所述第二级反相器包括四号PMOS管MP4、二号NMOS管MN2、三号NMOS管MN3、四号NMOS管MN4和五号NMOS管MN5；其中，四号PMOS管MP4的栅极和四号NMOS管MN4的栅极以及二号NMOS管MN2的漏极连接并作为第二级反相器的一号输入端；二号NMOS管MN2的栅极作为第二级反相器的二号输入端；四号PMOS管MP4的漏极和三号NMOS管MN3的漏极连接并作为第二级反相器的输出端；三号NMOS管MN3的栅极连接时钟信号CLK，三号NMOS管MN3的源极和四号NMOS管MN4的漏极连接；二号NMOS管MN2的源极和四号NMOS管MN4的源极以及五号NMOS管MN5的漏极连接；五号NMOS管MN5的栅极连接时钟信号CLK，五号NMOS管MN5的源极接地；

[0024] 所述第三级反相器包括五号PMOS管MP5和六号NMOS管MN6；其中，五号PMOS管MP5的栅极和六号NMOS管MN6的栅极连接并作为第三级反相器的输入端；五号PMOS管MP5的漏极和六号NMOS管MN6的漏极连接并作为第三级反相器的输出端；五号PMOS管MP5的源极接电源VDD；六号NMOS管MN6的源极接地；

[0025] 所述复位结构包括六号PMOS管MP6与七号NMOS管MN7；其中六号PMOS管MP6的栅极连接复位信号R，六号PMOS管MP6的源极连接电源VDD，六号PMOS管MP6的漏极连接一号PMOS管MP1的源级；七号NMOS管MN7的栅极连接复位信号R，七号NMOS管MN7的漏极连接第一级反相器的一号输出端和第二级反相器的一号输入端，七号NMOS管MN7的源极接地；

[0026] 第一级反相器的输入端接入TSPC型D触发器的输入信号D，第一级反相器的一号输出端连接第二级反相器的一号输入端，第一级反相器的二号输出端连接第二级反相器的二号输入端，第二级反相器的输出端连接第三级反相器的输入端，第三级反相器的输出端输出TSPC型D触发器的输出信号Q。

[0027] 本案通过对传统的TSPC型触发器的电路结构与工作原理进行分析，找出了发生毛刺与电荷共享的原因；并在此基础上，提出了消除毛刺与电荷共享的方法，获得了高性能的触发器。

[0028] 经典的TSPC结构分别如图1、图2所示。本质上两种结构原理相同，结构类似，主要区别为第一级反相器及第三级反相器中钟控信号位置不同。但是因时钟信号CLK在级间的相对位置没有变化，因此功能不变。

[0029] 以图1为例简要说明经典TSPC结构的工作原理：当CLK＝0时，输入反相器在节点X上采样反相的D输入。第二个(动态)反相器处于预充电状态，由M6将节点Y充电至VDD。第三个反相器处于维持状态，因为M8和M9均关断。因此在时钟的低电平阶段，最后一个(静态)反相器的输入保持着它原来的值，因此输出Q处于稳定状态。在时钟的上升沿，动态反相器M4-M6求值。如果X在上升沿处是高电平，那么节点Y放电。在时钟的高电平阶段第三个反相器M7-M9导通，把Y节点上的值传送到输出Q。注意，在时钟的正电平阶段，如果D输入翻转到高电平，则节点X翻转到低电平。因此输入必须保持稳定，直到节点X在时钟上升沿之前的值传送到Y。这即是寄存器的维持时间。寄存器的传播延时实际上就是三个反相器的延时。因为节点X上的值必须传送到输出Q。最后，建立时间是使节点X有效的时间，所以该结构的建立时间为一个反相器延时。

[0030] 注意到图1、图2中TSPC结构受到毛刺以及电荷共享，从而使得Qb端的电位不再是理想高低电平，即高电平不为理想的VDD，低电位不为理想的GND。因Qb后接入反相器进行整形，因此在不采用Qb端的情况下，该触发器可正常工作，但是电位的不理想将引起充放电时间的变化。为解决这些问题，可以在关键点加入晶体管，但是这将限制该触发器的工作速度同时使得功耗增加。

[0031] 图2所示的TSPC由9个MOS晶体管构成。当CLK为低电平且D为高电平，节点n1、y2预充电至VDD，而y1放电至GND。若CLK从低到高变化，MN3以及MNS2导通，Qb变为低电位。若CLK保持高电平不变且D从高到低变化，MN1关断，MP1导通。此时n1以及y1将形成电荷共享，进而产生的影响是y1电位超过MN2的阈值电压。当CLK为高电平，MNS1导通，节点y2缓慢放电，这将导致MP2导通，Qb变为高电位。因此这种结构的触发器在实际应用中可能会出现严重的问题。

[0032] 对于边沿触发器，毛刺问题也可能使得触发器产生错误状态。例如，对于图2，当CLK＝0且D＝0，y1与y2预充电至高电平。如果CLK由低变高，节点y2将放电至低电位，但是这种情形不会立即出现。换句话说，在较短的时间内y2保持高电平，此时MN3与MNS2导通，Qb可能变低。但是如果调整MN2以及MNS1尺寸，改变放电速度，在Qb变低之前y2需提前放完电，则Qb将回到正确的逻辑值。

[0033] 针对上述D触发器结构存在的毛刺分析，图3给出了该种触发器的仿真时序图，仿真结果印证了上述内容：当D＝0，CK由0到1变化，则Qb为出现一个向下的尖峰脉冲，高电平幅值跌落了0.8V左右，而该电位近似接近MOS管的翻转点。因此为避免出现逻辑错误，必须消除该尖峰。此外，若D＝1，CLK从低到高变化，则Qb在保持低电平的时候出现一个向上的尖峰脉冲，幅值近似为800mV。

[0034] 图4所示的D触发器结构为本次改进方案，该触发器可以解决上述内容提到的问题。与上述两种电路结构类似，图4中的时钟信号同样为4个晶体管提供驱动信号，而由CLK驱动的晶体管MPS2可以有效降低图2中电荷共享问题影响。在图2中，当CLK＝0时，节点n1与y2电位为VDD。当CLK＝1，节点n1电位不重要，但是y2可能是高电平或者放电至低电平。基于此，可以考虑合并两个上拉晶体管。图2中晶体管MPS1、MPS2可以合并成图4中的MPS1。同理，将图2中的MNS1、MNS2合并成图4中的MNS1。合并晶体管的目的是为了降低功耗，图4中引入MNS2是为了减小Qb点的毛刺。

[0035] 在图4的基础上添加晶体管实现复位功能，如图5所示。仅在第一级反相器放置晶体管在保证实现复位功能的基础上，减少了因复位管带来的延时，同时相比传统结构节省版图面积。

[0036] 以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。