具有多个晶体管的电压调节器

摘要

电压调节器具有输入端子和接地端子。所述电压调节器包括高侧器件、低侧器件、以及控制器。所述高侧器件耦合在所述输入端子与中间端子之间。所述高侧器件包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管各自耦合在所述输入端子与所述中间端子之间，以使得所述第一晶体管控制所述第二晶体管的源漏开关电压。所述低侧器件耦合在所述中间端子与所述接地端子之间。所述控制器驱动所述高侧器件和所述低侧器件交替地将所述中间端子耦合到所述输入端子和所述接地端子。

权利要求

1.一种具有输入端子和接地端子的电压调节器，所述电压调节器包括：高侧器件，所述高侧器件耦合在所述输入端子与中间端子之间，所述高侧器件包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管各自耦合在所述输入端子与所述中间端子之间，以使得所述第一晶体管控制所述第二晶体管的漏源开关电压；

低侧器件，所述低侧器件耦合在所述中间端子与所述接地端子之间，其中，所述低侧器件包括：第三晶体管，所述第三晶体管具有耦合到所述中间端子的第三漏极和耦合到所述接地端子的第三源极；以及第四晶体管，所述第四晶体管具有耦合到所述第三漏极的第四漏极和耦合到所述接地端子的第四源极，以使得所述第三晶体管控制所述第四晶体管的源漏开关电压；以及控制器，所述控制器驱动所述高侧器件和所述低侧器件以将所述中间端子交替地耦合到所述输入端子和所述接地端子，其中：由第一反相器驱动所述第三晶体管的栅极；

由第二反相器驱动所述第四晶体管的栅极；

所述第一反相器的正电压端子和所述第二反相器的正电压端子各自直接耦合至具有比所述接地端子更高的电势的第一电压源；以及所述第一反相器的负电压端子和所述第二反相器的负电压端子各自直接耦合到具有比所述接地端子更高的电势的第二电压源，所述第二电压源不同于所述第一电压源。

2.根据权利要求1所述的电压调节器，所述第一晶体管的漏极结具有导致所述第一晶体管具有比所述第二晶体管更高的击穿电压的掺杂分布。

3.根据权利要求2所述的电压调节器，其中：

所述第一晶体管具有耦合到所述输入端子的第一漏极和耦合到所述中间端子的第一源极；并且所述第二晶体管具有耦合到所述第一晶体管的所述第一漏极的第二漏极和耦合到所述中间端子的第二源极。

4.根据权利要求3所述的电压调节器，其中，所述第三晶体管的漏极结具有导致所述第三晶体管具有比所述第四晶体管更高的击穿电压的掺杂分布。

5.根据权利要求2所述的电压调节器，其中，所述第一晶体管的漏极结具有比所述第二晶体管的漏极结更轻的掺杂分布。

6.根据权利要求2所述的电压调节器，其中，所述第一晶体管的尺寸小于所述第二晶体管的尺寸。

7.根据权利要求6所述的电压调节器，其中，所述第一晶体管的所述尺寸在所述第二晶体管的所述尺寸的20％与30％之间。

8.根据权利要求2所述的电压调节器，其中，所述第一晶体管的导通状态的电导低于所述第二晶体管的导通状态的电导。

9.根据权利要求2所述的电压调节器，其中，所述第一晶体管的栅极的厚度大于所述第二晶体管的栅极的厚度。

10.根据权利要求2所述的电压调节器，还包括耦合在所述电压调节器的所述中间端子与输出端子之间的电感器。

11.根据权利要求2所述的电压调节器，其中：

所述控制器被配置为在使所述第二晶体管导通之前使所述第一晶体管导通；并且所述控制器被配置为在关断所述第二晶体管之后关断所述第一晶体管。

12.一种在测试模式下对电压调节器进行操作的方法，所述方法包括：针对具有高侧器件和低侧器件的所述电压调节器启用测试模式，其中，所述测试模式允许使电流同时通过所述高侧器件和所述低侧器件中的部分；

使所述高侧器件的晶体管导通，其中，所述晶体管连接在所述电压调节器的中间端子与所述电压调节器的输入端子之间；以及使所述低侧器件的辅助晶体管和主晶体管导通，所述辅助晶体管和所述主晶体管中的每一个都连接在所述中间端子与所述电压调节器的接地端子之间，以使得所述高侧器件的所述晶体管和所述低侧器件的所述辅助晶体管和所述主晶体管同时导通，以及以使得通过所述高侧器件的所述晶体管的电流通过所述低侧器件的所述辅助晶体管和所述主晶体管。

13.根据权利要求12所述的方法，还包括：当启用所述测试模式时检查所述电压调节器内的故障情况。

14.根据权利要求13所述的方法，还包括将所述电压调节器标记为在检测所述故障情况上是有缺陷的。

15.根据权利要求12所述的方法，其中：

所述高侧器件的所述晶体管具有连接到所述输入端子的第一漏极和连接到所述中间端子的第一源极；

所述辅助晶体管包括连接到所述电压调节器的所述接地端子的第二源极和连接到所述中间端子的第二漏极；以及所述主晶体管包括连接到所述第二漏极的第三漏极和连接到所述接地端子的第三源极。

说明书

具有多个晶体管的电压调节器

[0001] 相关申请

[0002] 本申请要求享受于2013年3月15日提交的美国临时专利申请号61/790,619的优先权权益，以引用方式将其并入本文中。

技术领域

[0003] 下面的公开内容涉及半导体电压调节器器件。

背景技术

[0004] 电压调节器(诸如DC到DC转换器)用于为电子系统提供稳定的电压源。对于低功率器件(诸如膝上型笔记本和蜂窝电话)中的电池管理尤其需要有效的DC到DC转换器。已知开关电压调节器(或者简单来说“开关调节器”)是有效的DC到DC转换器。开关调节器通过将输入DC电压转换成高频率电压并对用于产生输出DC电压的高频率输入电压进行滤波来产生输出电压。具体来说，开关调节器包括用于将输入DC电压源(诸如电池)与负载(诸如，集成电路)交替地耦合或解耦的开关。输出滤波器(通常包括电感器和电容器)耦合在输入电压源与负载之间，以对开关的输出进行滤波并因此提供输出DC电压。控制器(诸如脉冲宽度调制器或脉冲频率调制器)对开关进行控制来保持基本上恒定的输出DC电压。

发明内容

[0005] 总体而言，在一个方面中，本公开内容以具有输入端子和接地端子的电压调节器为特征。电压调节器包括在输入端子与中间端子的n型高侧器件，在中间端子与接地端子端子之间的n型低侧器件，以及驱动高侧器件和低侧器件来将中间端子交替地耦合到输入端子和接地端子的控制器。高侧器件包括具有耦合到输入端子的第一漏极和耦合到中间端子的第一源极的第一晶体管。高侧器件还包括具有耦合到第一晶体管的第一漏极的第二漏极和耦合到中间端子的第二源极的至少第二晶体管，以使得第一晶体管控制第二晶体管的漏源开关电压。第一晶体管和第二晶体管受控制器驱动，并且第一晶体管的漏极结具有导致第一晶体管具有比第二晶体管更高的击穿电压的掺杂分布。

[0006] 在另一个方面中，本公开内容以具有输入端子和接地端子的电压调节器为特征。电压调节器包括高侧器件、低侧器件、以及控制器。高侧器件耦合在输入端子与中间端子之间。高侧器件包括第一晶体管和第二晶体管，第一晶体管和第二晶体管各自耦合在输入端子与中间端子之间，以使得第一晶体管控制第二晶体管的漏源开关电压。低侧器件耦合在中间端子与接地端子之间。控制器驱动高侧器件和低侧器件来将中间端子交替地耦合到输入端子和接地端子。

[0007] 在另一个方面中，本公开内容以对具有第一端子和第二端子的开关进行操作的方法为特征。方法包括使辅助晶体管导通，所述辅助晶体管具有耦合到第一端子的第一漏极、耦合到第二端子的第一源极、以及第一栅极。方法还包括在辅助晶体管导通的同时使主晶体管导通。主晶体管具有耦合到第一端子的第二漏极、耦合到第二端子的第二源极、以及第二栅极。主晶体管包括导致比辅助晶体管的击穿电压更低的击穿电压的漏极结掺杂分布。方法还包括在辅助晶体管导通的同时关断主晶体管，并关断辅助晶体管。

[0008] 在另一个方面中，本公开内容以对电压调节器中的开关进行操作的方法为特征。开关具有第一端子、第二端子，并且电压调节器包括耦合到第一端子和第二端子中的一个的电感器。方法包括使耦合在第一端子与第二端子之间的辅助晶体管导通。方法还包括在辅助晶体管导通的同时使主晶体管导通，其中，主晶体管耦合在第一端子与第二端子之间。
主晶体管包括导致比辅助晶体管的击穿电压更低的击穿电压的漏极结掺杂分布。方法还包括在辅助晶体管导通的同时关断主晶体管，并且在关断主晶体管之后关断辅助晶体管。

[0009] 在另一个方面中，本公开内容以在测试模式下对电压调节器进行操作的方法为特征。方法包括针对具有高侧器件和低侧器件的电压调节器启用测试模式，其中，测试模式允许使电流同时通过高侧器件和低侧器件中的部分。方法还包括使高侧器件的晶体管导通。晶体管具有耦合到在高侧器件与低侧器件之间的输入端的第一漏极以及耦合到电压调节器的中间端子的第一源极。方法还包括使低侧器件的辅助晶体管和主晶体管导通，以使得通过高侧器件的晶体管的电流通过低侧器件的辅助晶体管和主晶体管。

[0010] 在另一个方面中，在测试模式下对电压调节器进行操作的方法包括针对具有高侧器件和低侧器件的电压调节器启用测试模式。所述测试模式允许使电流同时通过高侧器件和低侧器件中的部分。方法还包括使高侧器件的晶体管导通，其中，晶体管耦合在电压调节器的中间端子与电压调节器的输入端子之间。方法还包括使耦合到中间端子的低侧器件的辅助晶体管和主晶体管导通，以使得通过高侧器件的晶体管的电流通过低侧器件的辅助晶体管和主晶体管。

[0011] 实施方式可以包括以下各项的其中一项或多项。

[0012] 第一晶体管的漏极结可以具有比第二晶体管的漏极结更轻的掺杂。第一晶体管的尺寸在第二晶体管的尺寸的20％与30％之间。第一晶体管的导通状态的电导比第二晶体管的导通状态的电导更低。与第一晶体管相关联的开关时间可以比与第二晶体管相关联的开关时间更长。第一晶体管的饱和电流可以比流出中间端子的负载电流更高。第一晶体管可以具有比第二晶体管更大的安全工作区(SOA)。第一晶体管的栅极的厚度可以比第二晶体管的栅极的厚度更大。第二漏极可以耦合到输入端子。第二源极可以耦合到第一源极。高侧器件可以包括连接到第一晶体管的栅极的第一反相器，以及连接到第二晶体管的栅极的第二反相器。控制器可以通过借助第一反相器和第二反相器分别控制第一晶体管和第二晶体管来驱动高侧器件。低侧器件可以包括具有耦合到中间端子的第三漏极和耦合到接地端子的第三源极的第三晶体管，以及具有耦合到第三漏极的第四漏极和耦合到接地端子的第四源极的至少第四晶体管。第三晶体管可以至少部分地控制第四晶体管的工作。第三晶体管和第四晶体管由驱动器驱动，第三晶体管具有比第四晶体管更小的尺寸和更高的击穿电压。第三晶体管的漏极结可以具有比第四晶体管的漏极结更轻的掺杂分布。第三晶体管的尺寸可以在第四晶体管的尺寸的20％与30％之间。第三晶体管可以具有比第四晶体管更大的安全工作区(SOA)。第三晶体管的栅极的厚度比第四晶体管的栅极的厚度更大。第四漏极可以耦合到中间端子。第四源极可以耦合到第三源极。低侧器件可以包括连接到第三晶体管的栅极的第三反相器以及连接到第四晶体管的栅极的第四反相器。控制器可以通过经由第三反相器和第四反相器分别控制第三晶体管和第四晶体管来驱动低侧器件。控制器可以被配置为在使第二晶体管导通之前使第一晶体管导通。控制器可以被配置为在使第一晶体管导通与使第二晶体管导通之间施加延迟。控制器可以被配置为在关断第二晶体管之后关断第一晶体管。控制电路可以被配置为在使第一晶体管导通与使第二晶体管导通之间施加延迟。第一晶体管可以比第二晶体管更稳健地处理开关瞬变。第一晶体管和第二晶体管可以实现为单片器件。第一晶体管和第二晶体管以及控制器可以实现为单片器件。

[0013] 使主晶体管和辅助晶体管导通和关断可以包括将信号从控制器引导到第一栅极和第二栅极。主晶体管的导通可以在辅助晶体管的导通之后延迟预先确定的时间段。关断辅助晶体管可以在关断主晶体管之后延迟预先确定的时间段。主晶体管和辅助晶体管可以实现为单片器件。辅助晶体管的面积可以小于主晶体管的面积。

[0014] 当启用测试模式时，可以检查电压调节器内的故障情况。电压调节器可以被标记为在检测故障情况上是有缺陷的。辅助晶体管可以包括耦合到电压调节器的中间端子的第二漏极以及耦合到接地端子的第二源极。主晶体管可以包括耦合到第二漏极的第三漏极以及耦合到接地端子的第三源极。通过设置在电压调节器中的控制器来使辅助晶体管和主晶体管导通，控制器连接到辅助晶体管和主晶体管中的相应的栅极。

[0015] 某些实施方式可能具有以下优点中的其中一个或多个。通过将调节器的高侧器件和低侧器件划分为两个或更多个晶体管的级联，可以同时优化开关特性和电流容量。可以对调节器中的一部分进行优化来处理开关瞬变，同时可以针对高电导而对另一部分进行优化。这会导致调节器的功率消耗的整体节省。可以使用级联结构来减缓在调节器的中间端子处的电压增长，由此降低电压瞬变以及中间端子至低侧器件的栅极的电容性耦合。多个晶体管的级联结构允许分别设计晶体管的击穿电压和安全工作区，由此允许较大的设计灵活性。

[0016] 在下面的附图和描述中阐述了一个或多个实施方式的细节。根据说明书、附图、以及权利要求书，其它特征、方面、以及优点将变得显而易见。

附图说明

[0017] 在下文中将结合附图描述示范性实施方式，其中，类似的标记表示类似的元素，并且其中：

[0018] 图1是开关调节器的电路图。

[0019] 图2是具有高侧器件和低侧器件中的多个晶体管的开关调节器的局部电路图。

[0020] 图3是示出了电压调节器的配置的局部电路图。

[0021] 图4是示出了用于对开关进行操作的示例性操作顺序的流程图。

[0022] 图5是示出了用于在测试模式下对电压调节器进行操作的示例性操作顺序的流程图。

具体实施方式

[0023] 电力电子和系统处于持续的推动中来持续提高整体性能。例如，可以由功率损耗、电气鲁棒性/可靠性、以及成本来测量性能。这些度量例如可以受到器件架构选择和电路架构选择的影响。

[0024] 参考图1，开关调节器10通过输入端子20耦合到第一高直流(DC)输入电压源12(诸如电池)。输入端子20处的电压可以被称为VDDH。开关调节器10还通过输出端子24耦合到负载14(诸如集成电路)。开关调节器10充当输入端子20与输出端子24之间的DC到DC转换器。开关调节器10包括作为用于使输入端子20与中间端子22交替地耦合和解耦合的功率开关的开关电路16。开关电路16包括整流器(诸如开关或二极管)，其将中间端子22耦合到地。具体来说，开关电路16可以包括第一晶体管40(被称为高侧晶体管)和第二晶体管42(被称为低侧晶体管或同步晶体管)，第一晶体管40具有连接到输入端子20的漏极和连接到中间端子22的源极，第二晶体管42具有连接到地的源极和连接到中间端子22的漏极。因此，第一晶体管40耦合在输入端子20与中间端子22之间，并且第二晶体管42耦合在中间端子22与地之间。

[0025] 在一些实施方式中，本文件中所描述的晶体管可以是场效应晶体管(FET)，诸如金属氧化物半导体FET(MOSFET)。在一些实施方式中，第一晶体管40可以是正沟道金属氧化物半导体(PMOS)晶体管，并且第二晶体管42可以是负沟道金属氧化物半导体(NMOS)晶体管。在另一个实施方式中，第一晶体管40和第二晶体管42可以都是NMOS晶体管。在另一个实施方式中，第一晶体管40可以是PMOS、NMOS、或横向双扩散金属氧化物半导体(LDMOS)，并且第二晶体管42可以是LDMOS。

[0026] 中间端子22通过输出滤波器26耦合到输出端子24。输出滤波器26将中间端子22处的中间电压的矩形波形转换成输出端子24处的实质上的DC输出电压。具体来说，在降压转换器的拓扑结构中，输出滤波器26包括连接在中间端子22与输出端子24之间的电感器44以及与负载14平行连接的电容器46。在高侧传导时期期间，第一晶体管(也被称为高侧晶体管)40闭合(或者导通)，并且DC输入电压源12经由第一晶体管40向负载14和电感器44供应能量。另一方面，在低侧传导时期期间，第二晶体管(也被称为低侧晶体管)42闭合，并且随着由电感器44供应能量，电流流动通过第二晶体管42。得到的输出电压VOUT是实质上的DC电压。

[0027] 开关调节器还包括控制器18、用于控制开关电路16的操作的高侧驱动器(也被称为高侧驱动器电路)80和低侧驱动器(也被称为低侧驱动器电路)82。第一控制线30将高侧晶体管40连接到高侧驱动器80，并且第二控制线32将低侧晶体管42连接到低侧驱动器82。高侧驱动器和低侧驱动器分别通过控制线84和86连接到控制器18。控制器18使开关电路16在高侧传导时期与低侧传导时期之间交替，以便在中间端子22处生成具有矩形波形的中间电压VX。控制器18还可以包括反馈电路50，其可以被配置为测量输出电压VOUT和/或通过输出端子24的电流I负载。尽管控制器18通常是脉冲宽度调制器，但本文件中所描述的方法和系统还可以适用于其它调制方案，诸如脉冲频率调制。

[0028] 在一些实施方式中，高侧晶体管40和高侧驱动器80可以共同被称为高侧器件。高侧驱动器80可以包括高侧电容器62和高侧反相器64。高侧反相器64包括耦合到电容器65的正电压端子66，电容器65被配置为为高侧驱动器保持升压电压VBST。高侧反相器64还包括连接到开关调节器10的中间端子22的负电压端子68。高侧反相器64可以通过控制线84连接到控制器18，并通过控制线30连接到高侧晶体管40的栅极。控制器18可以被配置为对反相器64进行控制以使高侧晶体管40导通或关断。

[0029] 在一些实施方式中，低侧晶体管42和低侧控制器82可以共同被称为低侧器件。低侧驱动器82可以包括低侧电容器72和低侧反相器74。低侧反相器74包括耦合到第二DC输入电压源28的正电压端子76。来自DC电压源28的电压VCC可以用于向低侧驱动器82供应电力。在一些实施方式中，DC电压源28可以是可调整的，以使得DC电压源28的输出可以在一个范围内变化。低侧反相器74还包括连接到开关调节器10的内部接地端子79的负电压端子78。
由于在图1中被表示为电感器83的寄生电感的出现，因此开关调节器10的内部地79可以处于与实际的地不同的电势。低侧反相器74可以通过控制线86连接到控制器18，并且通过控制线32连接到低侧晶体管42的栅极。控制器18可以被配置为对反相器74进行控制以使低侧晶体管42导通或关断。

[0030] 在一些替代实施例中，高侧反相器64和/或低侧反相器74分别由被配置为在控制器18的命令下驱动高侧晶体管40和低侧晶体管42的栅极的其它驱动器电路来替代。

[0031] 将电压VDDH(例如12V)施加到高侧晶体管40，并且当高侧晶体管40导通时，电流流动通过晶体管40和电感器44。相反，当低侧晶体管42导通时，电感器44从地拉取电流。在正常操作下，调节器10在使高侧晶体管40导通与使低侧晶体管42导通之间进行切换，以使得滤波器26的输出产生期望的电压VOUT。VOUT是0V与VDDH之间的电压。

[0032] 为了提高调节器的效率，期望的是使高侧晶体管40导通而同时使低侧晶体管42关断(并且反之亦然)。然而，为了避免使两个晶体管40、42同时导通(这会导致直通并导致大量的效率损耗以及对晶体管的损坏)，可能在切换之间需要一些停止时间(downtime)。因此在每个高侧传导时期与低侧传导时期之间存在短时期(固有的死区时间td)，在该短时期中，两个晶体管都导通。

[0033] 当两个晶体管40、42都关断时，通过电感器44的电流将不会立即下降到零。跨电感器的电压由等式1来确定：

[0034] V＝L(di/dt)，                  (等式1)其中，V是电压，L是电感，以及i是电感器中的电流。随着电感器电流减小，在电感器的输入端处的电压(即，在VDDH附近)被迫为负。当该电压达到使低侧晶体管42达到对应的阈值电压的值(例如，-0.7V)时，低侧晶体管42开始将电流传导到电感器中。

[0035] 可以通过控制相应的栅极处的栅极电压来控制高侧晶体管40和低侧晶体管42。改变晶体管的栅极电压会影响调节器10的功率损耗和/或效率。在一些实施方式中，如果将栅极电压调整为使得栅极与源极之间的电压(Vgs)增加，则该增加会导致较低的导通电阻(或较高的电导)，由此降低与对应的晶体管相关联的电阻性损耗。然而，在一些实施方式中，增加的Vgs会导致增加的开关损耗。

[0036] 在一些实施例中，在设计高侧器件和低侧器件中会遭遇击穿电压与电导之间的设计权衡。较高的击穿电压可以是期望的，例如用于使器件对于诸如电压瞬变或电流瞬变之类的开关瞬变的负面效应是较为稳健的或有抵抗力的。然而，高的击穿电压会导致器件的载流能力减小。在一些实施方式中，通过在器件内具有级联的多个晶体管并针对特定目的来优化单独的晶体管，器件可以被配置为具有良好的开关特性以及良好的电流能力两者。

[0037] 图2是示出了在高侧器件和低侧器件中使用多个级联晶体管的电压调节器中的一部分的电路图。在此示例中，高侧器件包括辅助晶体管241和主晶体管240(也被称为被辅助的晶体管(helpee transistor))。低侧器件还包括辅助晶体管243和主晶体管242。在一些实施方式中，高侧器件和低侧器件中的每一个可以在级联中包括另外的晶体管。例如，器件可以具有三个、四个、或者更多个级联的晶体管。在这种情形下，每对相邻的晶体管可以是辅助-被辅助的关系。级联的晶体管的数量可以针对高侧器件和低侧器件而不同。

[0038] 控制器18可以控制对操作主晶体管和辅助晶体管的定时进行控制。辅助晶体管可以在主晶体管的开关转变期间控制主晶体管的漏极电压，由此控制主晶体管的漏源开关电压。主晶体管的漏极可以耦合到辅助晶体管的漏极。主晶体管的源极可以耦合到辅助晶体管的源极。在下面的段落中，分别参考高侧辅助晶体管412和高侧主晶体管240来描述辅助晶体管和主晶体管。然而，除非特别做出区分，该描述还分别适用于低侧器件的辅助晶体管和主晶体管。

[0039] 控制器18可以对用于主晶体管240和辅助晶体管241的栅极信号的定时进行控制，以使得在开关场景期间使主晶体管240较少地暴露于不期望的开关瞬变。例如，在当高侧器件导通时的开关情况期间，控制器18可以首先使辅助晶体管241导通。辅助晶体管241(其通常具有较好的开关特性)在开关的初始部分期间处理紧迫的(stressful)开关瞬变。瞬变通常在初始时间段之后消失，并且因此，控制器可以在辅助晶体管241的导通后的预先确定的时间之后使主晶体管导通。由于主晶体管240并非一定会遭遇开关瞬变，但是针对另一个性能测量(诸如电导)可以优化主晶体管240的设计。因此，通过在器件中级联两个或更多个晶体管，可以使得器件具有良好的开关特性以及高电导(或者电流能力)两者。

[0040] 可以由控制器18通过一个或多个反相器或其它的驱动器电路来控制辅助晶体管和主晶体管。例如，高侧器件的辅助晶体管241和主晶体管240可以分别由反相器266和反相器264控制。类似地，低侧器件的辅助晶体管243和主晶体管242可以分别由反相器276和反相器274控制。反相器中的每一个反相器都可以具有连接到控制器18的输入端子、连接到相应的晶体管的栅极的输出端子。反相器中的每一个反相器还可以具有例如取决于反相器是位于低侧器件中还是高侧器件中而适当地连接的正电压端子和负电压端子。

[0041] 在一些实施方式中，辅助晶体管241可以被设计为是稳健的，并且具有较好的开关特性。例如，可以使辅助晶体管241具有比主晶体管240更厚的栅极氧化物，以使得相应的击穿电压较高。较高的击穿电压可以导致辅助晶体管对在开关期间所遭遇的电压瞬变和电流瞬变更有抵抗力。

[0042] 在一些实施方式中，辅助晶体管241可以具有比主晶体管240更小的尺寸。例如，辅助晶体管的沟道宽度可以在主晶体管240的沟道宽度的20％与30％之间，其中，沟道宽度是在与沟道长度垂直的方向上测量的。较小的辅助晶体管241可以具有比主晶体管更高的电阻率(或者更小的电导)，使得辅助晶体管更适合于处理电压瞬变和电流瞬变。在一些实施方式中，将辅助晶体管241的漏极结分布掺杂为使得辅助晶体管可以承受与主晶体管相比更高的电场，并且因此辅助晶体管241可以具有比主晶体管240的击穿电压更高的击穿电压。

[0043] 在一些实施方式中，可以将辅助晶体管241的尺寸配置为使得辅助晶体管241的漏极饱和电流IDsat高于流出调节器的负载电流。高的IDsat拉升中间端子22处的电势。然而，由于辅助晶体管241的相对小的尺寸，因此开关是相对慢的，并逐渐拉升中间端子22处的电势。例如由于在寄生电感21中较缓慢的电流积累，中间端子22处的电势的逐渐上升可以抑制VDDH上的电压过冲(或者瞬变)。

[0044] 在一些实施方式中，辅助晶体管可以被设计为具有比主晶体管更大的安全工作区(SOA)。安全工作区(SOA)可以被定义为在其上可以预期晶体管在没有自损坏的情况下进行工作的电压和电流条件。在低侧器件和高侧器件中具有级联的晶体管允许在设计调节器时的较高灵活性。例如，对于给定的器件，对于主晶体管240的SOA可以小于20V。然而，由于在开关的初始时期期间主晶体管并未导通，因此辅助晶体管可以被设计为具有较高的击穿电压(BV)等级(例如，25V)。因此，对于给定的器件，可能具有混合的BV-SOA等级，其中，BV高于器件的SOA。

[0045] 在一些实施方式中，器件的SOA可以由最大负载电流(Imax)来限制，在该最大负载电流(Imax)下，器件可以在不被损坏的情况下承受电气过载。在一些实施方式中，使辅助晶体管与主晶体管级联可以扩大器件可以承受的最大负载电流的限度。例如，在高侧器件的关断期间，主晶体管首先关断，并且在主晶体管的关断后的预先确定的时间段之后关断辅助晶体管。在该预先确定的时间段期间，辅助晶体管处于饱和，并且对应的饱和电流IDsat减缓了中间端子22的倾斜下降，由此降低了在中间端子22处的电压瞬变的效应。此外，在预先确定的时间段期间，器件的最大载流能力增加到Imax+IDsat，由此在关断时间段期间提供了对抗电流瞬变的另外的保护。

[0046] 回头参考图1，当低侧晶体管42关断并且高侧晶体管40导通时，进行开关会导致在中间端子22上的大的电压瞬变。在不受限于任何具体理论的情况下，由于例如由电感器83所表示的寄生电感83的出现，因此得到的快速的电压变化率可以在低侧晶体管42的漏极侧上产生位移电流。位移电流可以导致低侧晶体管的栅极电压立即上升，由此使低侧晶体管42部分导通。以上效应的组合导致调节器的内部地79被拉升至高于外部地的水平。这通常被称为地弹，并导致电容器72通过电感器43放电到芯片外的旁路电容器47中。由于电感器
72的此放电，降低了低侧晶体管42的下拉强度(也被称为驱动)。由位移电流诱导的较弱的下拉强度和栅极电压的组合可以导致开关损耗(通常被称为反冲)。在一些实施方式中，可以通过在放电路径(例如，在电感器43与电容器47之间)中放置足够高的值的电阻器来降低反冲。尽管这种电阻器在降低反冲时可以是有效的，但电阻器还会非期望地增加电容器72的充电时间(也被称为上升时间)。

[0047] 通过在低侧器件中使用辅助晶体管243和主晶体管242，可以通过使得中间端子处的电势逐渐上升来降低反冲效应。在中间端子22处的电势的逐渐上升还可以导致中间端子与低侧辅助晶体管243的栅极和/或与低侧主晶体管242的栅极的较低电容性耦合。与低侧栅极的较低电容性耦合降低了在低侧器件的OFF状态期间的低侧器件部分导通的机会，这继而导致反冲效应的降低并降低了调节器的开关损耗。

[0048] 图3示出了可用于降低具有级联的晶体管的电压调节器的功率消耗并增加该电压调节器的效率的配置的示例。在此配置中，低侧器件的反相器274和反相器276的负(或者参考)电压端子连接到DC电压源VCC(而不是内部地79)。因此，在这些实施例中，反相器274和反相器276的参考电压端子耦合到具有比内部地79更高的电势的电压源。在一些实施方式中，DC电压源可以是参考图1所描述的源28。低侧反相器274和低侧反相器276的正电压端子可以连接到输入端子20，以使得由可由DC电压源12提供的电压VDDH来在正电压侧上对低侧反相器进行供电。

[0049] 使用非零VCC作为低侧反相器的地参考降低了正电压端子与负电压端子之间的电压差，并可以导致功率消耗的大量节省。例如，如果VDDH在12V，并且VCC在1.8V，则端子之间的差为10.2V(而不是对于当负电压端子连接到地时的情形的12V)，并且可以达到与12和10.2之间的比率的平方成比例的功率节省。这种减小的栅极电压摆动还降低了电容性损耗。此外，在低侧器件的OFF状态中使用非零VCC偏置使得能够较容易使处于工作的第三象限中的低侧晶体管导通。

[0050] 使用非零VCC还允许在设计调节器时的增加的灵活性。只要VCC不超过低侧器件的阈值电压VT，可以使用不同电平的VCC。例如，对于大约4V的VT，可以将VCC保持在1.8V，以使得对于低侧器件的有效阈值电压VTeff大约为2.2V。

[0051] 在一些实施方式中，可以期望的是对于高侧器件和低侧器件具有可比较的阈值电压。尽管设计限制防止低侧晶体管的阈值电压与高侧晶体管的阈值电压一样低(其可以是例如0.5V)，但是在两个阈值电压之间具有小的差异有助于防止诸如反向恢复损耗之类的效应。在一些实施方式中，由于可调整的VCC可以用于低侧反相器274和低侧反相器276的参考电压，因此给予了器件设计者操纵低侧晶体管242和低侧晶体管243的VT的另外的灵活性，以使得有效阈值电压VTeff与高侧晶体管的阈值电压基本上相同或者至少与高侧晶体管的阈值电压是可比较的。例如，对于1.8V的VCC，可以将VT设计为在2.3V附近(其很好地在设计限制内)，以使得VTeff大约为0.5V。

[0052] 图4示出了用于对开关(诸如电压调节器中的开关)进行操作的示例性的操作顺序的流程图400。开关可以具有第一端子和第二端子，并且在一些实施例中，电感器耦合到第二端子。可以由例如控制器(诸如参考图1所描述的控制器18)来执行该操作。操作可以包括使辅助晶体管(410)导通。辅助晶体管可以具有耦合到开关的第一端子的漏极。辅助晶体管还可以具有连接到开关的第二端子的源极。辅助晶体管还具有可以耦合到例如对辅助晶体管进行控制的控制器的栅极。在一些实施例中，开关的第一端子和第二端子可以分别是开关调节器的输入端子和中间端子。在一些实施方式中，开关的第一端子和第二端子可以分别是开关调节器的中间端子和接地端子。

[0053] 操作还包括在辅助晶体管导通的同时使主晶体管导通(420)。可以基于来自控制器的控制信号来使主晶体管和辅助晶体管导通。可以在辅助晶体管的导通后的预先确定的时间段之后使主晶体管导通。主晶体管可以具有比辅助晶体管更大的尺寸和更低的击穿电压。主晶体管和辅助晶体管可以分别基本上类似于如以上参考图2所描述的主晶体管240和辅助晶体管241。

[0054] 操作还可以包括在辅助晶体管导通的同时关断主晶体管(430)，并关断辅助晶体管(440)。可以在主晶体管的关断后的预先确定的时间段之后关断辅助晶体管。可以由控制器来控制主晶体管和辅助晶体管的关断。

[0055] 图5是示出了用于在测试模式下对电压调节器进行操作的示例性的操作顺序的流程图500。可以在例如自动化测试设备(ATE)中执行操作。操作可以包括启用测试模式(510)。测试模式可以允许使电流同时通过高侧器件和低侧器件中的部分，在测试模式以外可能不被允许的情形。例如，在测试模式以外，控制器(例如，控制器18)可以被配置为实现防止调节器的高侧器件和低侧器件同时导通的锁定模式。该锁定模式防止在高侧器件与低侧器件之间的交叉导通(cross conduction)，由此避免调节器内紧迫的和可能损坏的功率密度。然而，当在高侧器件和低侧器件中使用级联晶体管时，可以允许(在测试模式下)流动通过高侧器件的辅助晶体管的电流流动通过低侧中的级联晶体管。这可以在调节器内内部地创建可用于例如测试器件的SOA或者检测器件内薄弱部位的受控的应力。

[0056] 操作可包括使高侧器件的晶体管导通(520)。高侧器件可以基本上类似于参考图2所描述的高侧器件，并可以包括级联连接的多个晶体管。导通的晶体管可以是辅助晶体管。该晶体管可具有耦合到高侧器件与低侧器件之间的中间端子的第一源极以及耦合到电压调节器的输入端子的第一漏极。

[0057] 操作还可以包括使低侧器件的辅助晶体管和主晶体管导通(530)。在一些实施方式中，如果低侧器件包括多于两个的级联的晶体管，则可以使辅助晶体管和主晶体管之上和上方的另外的晶体管导通。可以在未使高侧器件的主晶体管导通的情况下使低侧晶体管导通。可以在使低侧晶体管导通之前由控制器禁用锁定模式，以使得流动通过高侧辅助晶体管(或另一高侧晶体管)的电流流动通过两个或更多个低侧晶体管而流到地。这种电流流动可以借助内部电流流动而创建受控的应力情形，该内部电流流动可以潜在地使薄弱部分失败。一旦在以上所提及的测试情形下检测到一个或多个薄弱部分，给定的调节器就可以被标记为有缺陷的。可使用高侧器件和低侧器件中级联的晶体管结构来创建的测试情形可以因此用于例如质量控制检查。

[0058] 已经描述了若干实施方式。然而，将理解的是，在不脱离本公开内容的精神和范围的情况下可以做出各种修改。例如，在不脱离其范围的情况下，可以使用不同类型的晶体管来替代晶体管240、241、242、以及243中的一个或多个晶体管。此外，某些实施方式可以包括根据以上所描述的各种实施方式的特征的组合。例如，反冲保护电路可以结合反馈电路来使用，以便根据输出电流来调整VCC。下面的示例示出了一些其它可能的组合：

[0059] (A1)具有输入端子和接地端子的电压调节器可以包括：(1)耦合在输入端子与中间端子之间的高侧器件，该高侧器件包括各自耦合在输入端子与中间端子之间的第一晶体管和第二晶体管，以使得第一晶体管控制第二晶体管的漏源开关电压；(2)耦合在中间端子与接地端子之间的低侧器件；以及(3)驱动高侧器件和低侧器件来将中间端子交替地耦合到输入端子和接地端子的控制器。

[0060] (A2)在被记为(A1)的电压调节器中，第一晶体管的漏极结可具有导致第一晶体管具有比第二晶体管更高的击穿电压的掺杂分布。

[0061] (A3)在被记为(A1)或(A2)的电压调节器中的任何一个电压调节器中，第一晶体管可具有耦合到输入端子的第一漏极和耦合到中间端子的第一源极；并且第二晶体管可具有耦合到第一晶体管的第一漏极的第二漏极和耦合到中间端子的第二源极。

[0062] (A4)在被记为(A1)到(A3)的电压调节器中的任何一个电压调节器中，(1)具有耦合到中间端子的第三漏极和耦合到接地端子的第三源极的第三晶体管；以及(2)具有耦合到第三漏极的第四漏极和耦合到接地端子的第四源极的第四晶体管，以使得第三晶体管控制第四晶体管的源漏开关电压，其中，第三晶体管的漏极结具有导致第三晶体管具有比第四晶体管更高的击穿电压的掺杂分布。

[0063] (A5)在被记为(A4)的电压调节器中，第三晶体管的漏极结可具有比第四晶体管的漏极结更轻的掺杂分布。

[0064] (A6)在被记为(A4)或(A5)的电压调节器中的任何一个电压调节器中，第三晶体管的尺寸可以小于第四晶体管的尺寸，并且第三晶体管的尺寸可以在第四晶体管的尺寸的20％与30％之间。

[0065] (A7)在被记为(A4)到(A6)的电压调节器中的任何一个电压调节器中，第三晶体管可具有比第四晶体管更大的安全工作区(SOA)。

[0066] (A8)在被记为(A4)到(A7)的电压调节器中的任何一个电压调节器中，第三晶体管的栅极的厚度可以大于第四晶体管的栅极的厚度。

[0067] (A9)在被记为(A4)到(A8)的电压调节器中的任何一个电压调节器中，可以由第一反相器来驱动第三晶体管的栅极；(2)可以由第二反相器来驱动第四晶体管的栅极；(3)第一反相器的参考电压端子和第二反相器的参考电压端子可以各自耦合到具有比接地端子更高的电势的电压源。

[0068] (A10)在被记为(A4)到(A9)的电压调节器中的任何一个电压调节器中，第三晶体管的导通状态的电导可以低于第四晶体管的导通状态的电导。

[0069] (A11)在被记为(A1)到(A9)的电压调节器中的任何一个电压调节器中，第一晶体管的漏极结可具有比第二晶体管的漏极结更轻的掺杂分布。

[0070] (A12)在被记为(A1)到(A11)的电压调节器中的任何一个电压调节器中，第一晶体管的尺寸可以小于第二晶体管的尺寸，并且第一晶体管的尺寸可以在第二晶体管的尺寸的20％与30％之间。

[0071] (A13)在被记为(A1)到(A12)的电压调节器中的任何一个电压调节器中，第一晶体管的导通状态的电导可以低于第二晶体管的导通状态的电导。

[0072] (A14)在被记为(A1)到(A13)的电压调节器中的任何一个电压调节器中，与第一晶体管相关联的开关时间可以比与第二晶体管相关联的开关时间更长。

[0073] (A15)在被记为(A1)到(A14)的电压调节器中的任何一个电压调节器中，第一晶体管可以具有比第二晶体管更大的安全工作区(SOA)。

[0074] (A16)在被记为(A1)到(A15)的电压调节器中的任何一个电压调节器中，第一晶体管的栅极的厚度可以大于第二晶体管的栅极的厚度。

[0075] (A17)在被记为(A1)到(A16)的电压调节器中的任何一个电压调节器还可以包括耦合在电压调节器的中间端子与输出端子之间的电感器。

[0076] (A18)在被记为(A1)到(A17)的电压调节器中的任何一个电压调节器中：(1)控制器可以被配置为在使第二晶体管导通之前使第一晶体管导通；以及(2)控制器可以被配置为在关断第二晶体管之后关断第一晶体管。

[0077] (A19)在被记为(A1)到(A18)的电压调节器中的任何一个电压调节器中：(1)高侧器件可以是n型器件，并且(2)低侧器件可以是n型器件。

[0078] (B1)一种对电压调节器中的开关进行操作的方法，开关具有第一端子和第二端子，并且电压调节器包括耦合到第一端子和第二端子中的一个的电感器，该方法可以包括以下步骤：(1)使耦合在第一端子与第二端子之间的辅助晶体管导通；(2)在辅助晶体管导通的同时使主晶体管导通，主晶体管耦合在第一端子与第二端子之间，主晶体管包括导致比辅助晶体管的击穿电压更低的击穿电压的漏极结掺杂分布；(3)在辅助晶体管导通的同时关断主晶体管；以及(4)在关断主晶体管之后关断辅助晶体管。

[0079] (B2)在被记为(B1)的方法中：(1)辅助晶体管可具有耦合到第一端子的第一漏极和耦合到第二端子的第一源极；以及(2)主晶体管可具有耦合到第一端子的第二漏极和耦合到第二端子的第二源极。

[0080] (B3)在被记为(B1)或(B2)的方法中的任何一个方法还可以包括：(1)在使辅助晶体管导通之后，将使主晶体管导通延迟预先确定的时间段；以及(2)在关断主晶体管之后，将关断辅助晶体管延迟预先确定的时间段。

[0081] (B4)在被记为(B1)到(B3)的方法中的任何一个方法中，辅助晶体管的面积可以小于主晶体管的面积。

[0082] (C1)一种用于在测试模式下操作电压调节器的方法可以包括以下步骤：(1)针对具有高侧器件和低侧器件的电压调节器启用测试模式，其中，测试模式允许使电流同时通过高侧器件和低侧器件中的部分；(2)使高侧器件的晶体管导通，其中，该晶体管耦合在电压调节器的中间端子与电压调节器的输入端子之间；以及(3)使耦合到中间端子的低侧器件的辅助晶体管和主晶体管导通，以使得通过高侧器件的晶体管的电流通过低侧器件的辅助晶体管和主晶体管。

[0083] (C2)被记为(C1)的方法还可以包括在启用测试模式时检查电压调节器内的故障情况。

[0084] (C3)被记为(C2)的方法还可以包括使电压调节器标记为在检测故障情况上是有缺陷的。

[0085] (C4)在被记为(C1)到(C3)的方法中的任何一个方法中：(1)高侧器件的晶体管可具有耦合到中间端子的第一源极和耦合到输入端子的第一漏极；(2)辅助晶体管可包括耦合到电压调节器的接地端子的第二源极和耦合到中间端子的第二漏极；以及(3)主晶体管可包括耦合到第二漏极的第三漏极和耦合到接地端子的第三源极。

[0086] 其它实施例在下面的权利要求的范围内。