移位寄存器单元、栅线驱动装置以及驱动方法

摘要

一种移位寄存器单元、包括多级移位寄存器单元的栅线驱动装置以及用于该移位寄存器单元的驱动方法，其中该移位寄存器单元，包括：输入模块，连接在输入端和上拉节点之间，对上拉节点进行充电；输出模块，连接在上拉节点、第一时钟信号端和输出端之间，被配置将第一时钟信号端接入的第一时钟信号输出到输出端；上拉节点复位模块，连接在复位端、下拉节点和上拉节点之间，被配置为对上拉节点进行复位；输出复位模块，连接在第二时钟信号端、下拉节点和输出端之间，被配置为对输出端进行复位。根据本公开的移位寄存器单元、栅线驱动装置和用于该移位寄存器单元的驱动方法，可以减小GOA整体结构的尺寸，降低功耗，并且减少信号的延迟，改善信号波形，同时提高GOA电路整体的可靠性。

权利要求

1.一种移位寄存器单元，包括：

输入模块(200)，连接在输入端(INPUT)和上拉节点(PU)之间，被配置为在输入端(INPUT)接收到来自上一级的触发信号时，对上拉节点(PU)进行充电；

输出模块(205)，连接在上拉节点(PU)、第一时钟信号端(CK)和输出端(OUTPUT)之间，被配置在上拉节点(PU)的控制下，将第一时钟信号端(CK)接入的第一时钟信号输出到输出端(OUTPUT)；

上拉节点复位模块(215)，连接在复位端(RESET-IN)、下拉节点(PD)和上拉节点(PU)之间，被配置为在复位端(RESET-IN)输入的复位信号或者下拉节点(PD)的电平的控制下，对上拉节点(PU)进行复位；

输出复位模块(220)，连接在第二时钟信号端(CKB)、下拉节点(PD)和输出端(OUTPUT)之间，被配置为第二时钟信号端(CKB)接入的第二时钟信号或者下拉节点(PD)的电平的控制下，对输出端(OUTPUT)进行复位；以及初始化模块(240)，连接在初始信号输入端(STV)和上拉节点(PU)之间，被配置为对上拉节点的电平进行初始化；

其中，所述初始化模块包括：

第十四晶体管(M14)，其控制极连接到初始信号输入端(STV)，输入极连接到上拉节点，输出极连接到第二电平输入端。

2.根据权利要求1所述的移位寄存器单元，还包括：

下拉节点电平控制模块(225)，连接第一时钟信号端(CK)、第二时钟信号端(CKB)、下拉节点(PD)和上拉节点(PU)之间，被配置为在第一时钟信号端(CK)接入的第一时钟信号、第二时钟信号端(CKB)接入的第二时钟信号和上拉节点(PU)的电平中至少一个的控制下，对下拉节点(PD)的电平进行控制。

3.根据权利要求1所述的移位寄存器单元，还包括：

触发模块(230)，连接在上拉节点(PU)和第一时钟信号端(CK)之间，被配置为下一级移位寄存器单元提供触发信号。

4.根据权利要求1所述的移位寄存器单元，还包括：

复位信号输出模块(235)，连接在上拉节点(PU)和第一时钟信号端(CK)之间，被配置为为上一级移位寄存器单元提供复位信号。

5.根据权利要求1-4任一项所述的移位寄存器单元，其中，输入模块(200)包括：第一晶体管(M1)，其控制极连接到输入端，输入极连接到第一电平输入端，输出极连接到上拉节点。

6.根据权利要求1-4任一项所述的移位寄存器单元，其中，输出模块包括：第二晶体管(M2)，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到输出端；以及电容(C1)，与第二晶体管(M2)的栅极和源极并联。

7.根据权利要求1-4任一项所述的移位寄存器单元，其中，上拉节点复位模块包括：第三晶体管(M3)，其控制极连接到复位端，输入极连接到上拉节点，输出极连接到第二电平输入端；以及第四晶体管(M4)，其控制极连接到下拉节点，输入极连接到上拉节点，输出极连接到第二电平输入端。

8.根据权利要求1-4任一项所述的移位寄存器单元，其中，输出复位模块包括：第五晶体管(M5)，其控制极连接到第二时钟信号端，输入极连接输出端，输出极连接第二电平输入端；以及第六晶体管(M6)，其控制极连接到下拉节点，输入极连接到输出端，输出极连接到第二电平输入端。

9.根据权利要求2所述的移位寄存器单元，其中，所述下拉节点电平控制模块包括：第七晶体管(M7)，其控制极与输入极连接，并且连接到第二时钟信号端；

第八晶体管(M8)，其控制极连接到上拉节点，输入极连接到第二电平输入端，输出极连接到第七晶体管的输出极；

第九晶体管(M9)，其控制极连接到第七晶体管的输出极，输入极连接到第二时钟信号端，输出极连接到下拉节点；

第十晶体管(M10)，其控制极连接到上拉节点，输入极连接到下拉节点，输出极连接到第二电平输入端；以及第十一晶体管(M11)，其控制极连接到第一时钟信号端，输入极连接到第二电平输入端，输出极连接到第九晶体管的栅极。

10.根据权利要求3所述的移位寄存器单元，其中，所述触发模块包括：第十二晶体管(M12)，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到触发信号输出端。

11.根据权利要求4所述的移位寄存器单元，其中，所述复位信号输出模块包括：第十三晶体管(M13)，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到复位信号输出端。

12.一种栅线驱动装置，包括多级级联的如权利要求1-11任一项所述的移位寄存器单元，其中每一级移位寄存器单元的输出端连接到对应的一条栅线；

其中，奇数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第一时钟信号和第二时钟信号(CK,CKB)，奇数级移位寄存器单元的触发信号端连接到之后间隔一级的奇数级移位寄存器单元的输入端，奇数级移位寄存器单元的复位信号输出端连接到之前间隔两级的偶数级移位寄存器单元的复位端；

偶数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第三时钟信号和第四时钟信号(CK’,CKB’)，偶数级移位寄存器单元的触发信号端连接到之后间隔一级的偶数级移位寄存器单元的输入端，偶数级移位寄存器单元的复位信号输出端连接到之前间隔两级的奇数级移位寄存器单元的复位端，其中，第一、第二、第三和第四时钟信号的周期相同，并且第一和第二时钟信号的时序相反，第三和第四时钟信号的时序相反，且第三时钟信号滞后于第一时钟信号四分之一周期。

13.一种应用于权利要求1所述的移位寄存器单元的驱动方法，包括：向输入端输入有效电平，将上拉节点充电到第一高电平；

向第一时钟信号端输入高电平，上拉节点控制输出模块开启，向栅线输出高电平的第一时钟信号；经过电容的自举效应，将上拉节点的电平从第一高电平升高到第二高电平；

向第一时钟信号端输入低电平，输出模块保持导通，向栅线输出低电平的第一时钟信号，经过电容耦合将上拉节点的电平从第二高电平降低到第一高电平；

向复位端输入有效复位电平，将上拉节点放电拉低到低电平，关闭输出模块；以及第二时钟信号端输入的高电平为下拉节点充电，开启下拉节点电平控制模块，将上拉节点和输出端分别下拉到低电平。

说明书

移位寄存器单元、栅线驱动装置以及驱动方法

技术领域

[0001] 本公开涉及显示技术领域，具体涉及一种移位寄存器单元、包括该移位寄存器单元的栅线驱动装置以及用于该移位寄存器单元的驱动方法。

背景技术

[0002] 在显示技术领域，诸如液晶显示的像素阵列通常包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。

[0003] 其中，可以采用由多个移位寄存器单元构成GOA为像素阵列的多行栅线提供开关信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素通过显示数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。

[0004] 现有的栅线驱动装置中，在当前级移位寄存器单元完成输出之后，为对移位寄存器单元的输出端进行复位，通常采用来自于下一级移位寄存器单元的输出信号作为当前级移位寄存器单元的复位信号来控制下拉晶体管以便对当前级移位寄存器单元的输出端进行复位。然而，由于对移位寄存器单元的输出端进行下拉的晶体管的尺寸一般较大，使用效率低，不利于减小电路尺寸和功耗；同时，对上一级移位寄存器单元的复位和下一级移位寄存器单元的触发都是由本级移位寄存器单元的输出晶体管输出的信号完成的，因此，本级移位寄存器单元的输出晶体管的负载较大，导致信号输出延迟；另外，如果输出晶体管出现故障，不但导致向本级对应的栅线输出的信号不良，而且会导致上一级和下一级对应的栅线输出故障。

发明内容

[0005] 针对以上问题，本公开提出了一种移位寄存器单元、包括多级移位寄存器单元的栅线驱动装置以及驱动方法，可以减小GOA整体结构的尺寸，降低功耗，并且减少信号的延迟，改善信号波形，同时提高GOA电路整体的可靠性。

[0006] 根据本公开的一方面，提出了一种移位寄存器单元，包括：输入模块，连接在输入端和上拉节点之间，被配置为在输入端接收到来自上一级的触发信号时，对上拉节点进行充电；输出模块，连接在上拉节点、第一时钟信号端和输出端之间，被配置在上拉节点的控制下，将第一时钟信号端接入的第一时钟信号输出到输出端；上拉节点复位模块，连接在复位端、下拉节点和上拉节点之间，被配置为在复位端输入的复位信号或者下拉节点的电平的控制下，对上拉节点进行复位；输出复位模块，连接在第二时钟信号端、下拉节点和输出端之间，被配置为第二时钟信号端接入的第二时钟信号或者下拉节点的电平的控制下，对输出端进行复位。

[0007] 可选的，该移位寄存器单元，还包括：下拉节点电平控制模块，连接第一时钟信号端、第二时钟信号端、下拉节点和上拉节点之间，被配置为在第一时钟信号端接入的第一时钟信号、第二时钟信号端接入的第二时钟信号和上拉节点的电平中至少一个的控制下，对下拉节点的电平进行控制。

[0008] 可选地，该移位寄存器单元，还包括：触发模块，连接在上拉节点和第一时钟信号端之间，被配置为下一级移位寄存器单元提供触发信号。

[0009] 可选地，该移位寄存器单元，还包括：复位信号输出模块，连接在上拉节点和第一时钟信号端之间，被配置为为上一级移位寄存器单元提供复位信号。

[0010] 可选地，该移位寄存器单元，还包括：初始化模块，连接在初始信号输入端和上拉节点之间，被配置为对上拉节点的电平进行初始化。

[0011] 可选地，在该移位寄存器单元中，输入模块包括：第一晶体管，其控制极连接到输入端，输入极连接到第一电平输入端，输出极连接到上拉节点。

[0012] 可选地，在该移位寄存器单元中，输出模块包括：第二晶体管，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到输出端；以及电容，与第二晶体管的栅极和源极并联。

[0013] 可选地，在该移位寄存器单元中，上拉节点复位模块包括：第三晶体管，其控制极连接到复位端，输入极连接到上拉节点，输出极连接到第二电平输入端；以及第四晶体管，其控制极连接到下拉节点，输入极连接到上拉节点，输出极连接到第二电平输入端。

[0014] 可选地，在该移位寄存器单元中，输出复位模块包括：第五晶体管，其控制极连接到第二时钟信号端，输入极连接输出端，输出极连接第二电平输入端；以及第六晶体管，其控制极连接到下拉节点，输入极连接到输出端，输出极连接到第二电平输入端。

[0015] 可选地，在该移位寄存器单元中，所述下拉节点电平控制模块包括：第七晶体管，其控制极与输入极连接，并且连接到第二时钟信号端；第八晶体管，其控制极连接到上拉节点，输入极连接到第二电平输入端，输出极连接到第七晶体管的输出极；第九晶体管，其控制极连接到第七晶体管的输出极，输入极连接到第二时钟信号端，输出极连接到下拉节点；第十晶体管，其控制极连接到上拉节点，输入极连接到下拉节点，输出极连接到第二电平输入端；以及第十一晶体管，其控制极连接到第一时钟信号端，输入极连接到第二电平输入端，输出极连接到第九晶体管的栅极。

[0016] 可选地，在该移位寄存器单元中，所述触发模块包括：第十二晶体管，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到触发信号输出端。

[0017] 可选地，在该移位寄存器单元中，所述复位信号输出模块包括：第十三晶体管，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到复位信号输出端。

[0018] 可选地，在该移位寄存器单元中，所述初始化模块包括：第十四晶体管，其控制极连接到初始信号输入端，输入极连接到上拉节点，输出极连接到第二电平输入端。

[0019] 根据本公开的另一方面，提出了一种栅线驱动装置，包括多级级联的如上所述的移位寄存器单元，其中每一级移位寄存器单元的输出端连接到对应的一条栅线；其中，奇数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第一时钟信号和第二时钟信号，奇数级移位寄存器单元的触发信号端连接到之后间隔一级的奇数级移位寄存器单元的输入端，奇数级移位寄存器单元的复位信号输出端连接到之前间隔两级的偶数级移位寄存器单元的复位端；偶数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第三时钟信号和第四时钟信号，偶数级移位寄存器单元的触发信号端连接到之后间隔一级的偶数级移位寄存器单元的输入端，偶数级移位寄存器单元的复位信号输出端连接到之前间隔两级的奇数级移位寄存器单元的复位端，其中，第一、第二、第三和第四时钟信号的周期相同，并且第一和第二时钟信号的时序相反，第三和第四时钟信号的时序相反，且第三时钟信号滞后于第一时钟信号四分之一周期。

[0020] 根据本公开的又一方面，提出了一种应用于上述移位寄存器单元的驱动方法，包括：向输入端输入有效电平，将上拉节点充电到第一高电平；第一时钟信号端输入高电平，上拉节点控制输出模块开启，向栅线输出高电平的第一时钟信号；经过电容的自举效应，将上拉节点的电平从第一高电平升高到第二高电平；向第一时钟信号端输入低电平，输出模块保持导通，向栅线输出低电平的第一时钟信号，经过电容耦合将上拉节点的电平从第二高电平降低到第一高电平；向复位端输入有效复位电平，将上拉节点放电拉低到低电平，关闭输出模块；以及第二时钟信号端输入的高电平为下拉节点充电，开启下拉节点电平控制模块，将上拉节点和输出端分别下拉到低电平。

[0021] 在根据本公开实施例的移位寄存器单元、栅线驱动装置以及相应的驱动方法中，对上拉节点的复位进行了延迟，延长了输出晶体管的导通时间，从而可以利用输出晶体管在延长的导通时间内输出低电平的时钟信号来实现对栅线信号的下拉控制，消除了专用于下拉输出端的大尺寸晶体管；将为本级移位寄存器单元对应的栅线提供的驱动信号与为下一级移位寄存器单元提供的触发信号和/或为前一级移位寄存器单元提供的复位信号相分离，减少信号延迟，改善信号波形，并且减小在本级移位寄存器单元中的输出晶体管发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出晶体管发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。

附图说明

[0022] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。

[0023] 图1图示了一种已知的移位寄存器单元的电路结构；

[0024] 图2图示了可用于该已知的移位寄存器单元的有关信号时序；

[0025] 图3是根据本公开一实施例的移位寄存器单元的框图；

[0026] 图4图示了根据本公开一实施例的移位寄存器单元的电路结构；

[0027] 图5图示了可用于本公开实施例的移位寄存器单元的有关信号时序；

[0028] 图6是根据本公开一实施例的栅线驱动装置的整体连接结构示意图；以及[0029] 图7是根据本公开一实施例的应用于移位寄存器单元的驱动方法的流程图。

具体实施方式

[0030] 下面将结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，也属于本发明保护的范围。

[0031] 图1图示了一种已知的移位寄存器单元的电路结构。如图1所示，该移位寄存器单元包括：输入晶体管M1，其栅极和漏极连接在一起，并且连接到移位寄存器单元的输入端，其源极连接到上拉节点PU；输出晶体管M3，其栅极连接上拉节点PU，漏极连接到第一时钟信号端CLK，源极连接到移位寄存器单元的输出端；电容C1，并联在输出晶体管M3的栅极和源极之间；上拉节点复位晶体管M2，其栅极连接到移位寄存器单元的复位端，漏极连接到上拉节点，源极连接到低电平输入端VSS；输出复位晶体管M4，其栅极连接到移位寄存器单元的复位端，漏极连接到移位寄存器单元的输出端，源极连接到低电平输入端VSS；上拉节点电平控制晶体管M10，其栅极连接到下拉节点，漏极连接到上拉节点PU，源极连接到低电平输入端VSS；输出端电平控制晶体管M11和M12，其中，M11的栅极连接到下拉节点PD，漏极连接到移位寄存器单元的输出端，源极连接到低电平输入端VSS；M12的栅极连接到第二时钟信号端，漏极连接到移位寄存器单元的输出端，源极连接到低电平输入端VSS；晶体管M13，其栅极与第二时钟信号端进行连接，漏极与移位寄存器单元的输入端连接，源极与上拉节点连接；下拉节点控制模块，其中包括晶体管M9、M5、M8和M6，其中M9的栅极和漏极连接到第二时钟信号端，源极连接下拉控制节点PD_CN；M5的栅极连接到下拉控制节点PD_CN，M5的漏极连接到第二时钟信号端，源极连接到下拉节点PD；M8的漏极连接到下拉控制节点PD_CN，M8的栅极连接到上拉节点PU，M8的源极连接到低电平输入端VSS；M6的栅极连接到上拉节点PU，漏极连接到下拉节点PD，源极连接到低电平输入端VSS。

[0032] 以下参照图2所示的信号时序来说明图1图示的移位寄存器单元的工作原理，在图2所示的a、b、c、d和e所示的五个阶段中，该移位寄存器单元进行如下操作：

[0033] 在第一阶段a中，第一时钟信号端输入低电平的时钟信号VCLK，第二时钟信号端输入高电平的时钟信号VCLKB，输入端INPUT接入高电平的有效输入信号；由于输入端输入高电平，晶体管M1开启，使得高电平的输入信号对上拉节点PU进行充电；由于时钟信号VCLKB为高电平，晶体管M13开启，加速上拉节点的充电过程；上拉节点PU被充电到第一高电平；CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出噪声；晶体管M9开启，对下拉控制节点PD_CN充电，进而使得晶体管M5开启；
由于上拉节点PU处于第一高电平，晶体管M6和M8开启；在晶体管的设计上，可以将晶体管M8与M9的尺寸比配置为在M9和M8均开启时，下拉控制节点PD_CN的电平被下拉到低电平；类似地，可以将M6与M5的尺寸比配置为在M5和M6均开启时，下拉节点PD的电平被下拉到低电平，从而保证晶体管M10和M11在此阶段处于关断状态；

[0034] 在第二阶段b中，第一时钟信号端输入高电平的时钟信号VCLK，第二时钟信号端输入低电平的时钟信号VCLKB，输入端INPUT接入低电平；晶体管M1、M13、M9、M5和M12关断；输出晶体管M3开启，输出高电平的时钟信号VCLK；由于存储电容C1的自举效应，上拉节点PU的电平进一步升高，达到第二高电平，使得输出晶体管M3的导通更充分；由于上拉节点PU为高电平，晶体管M8和M6继续导通，分别将下拉控制节点PD_CN和下拉节点PD拉低到VSS；由于下拉节点PD为低电平，晶体管M10和M11保持关断状态，从而不会影响移位寄存器单元正常输出移位信号；

[0035] 在第三阶段c中，第一时钟信号端输入低电平的时钟信号VCLK，第二时钟信号端输入高电平的时钟信号VCLKB，输入端INPUT继续接入低电平，复位端接入高电平；由于复位端接入高电平，晶体管M2和M4开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS；晶体管M1关断，晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电；上拉节点PU被放电到低电平，晶体管M3关断；CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出噪声；晶体管M9开启，对下拉控制节点PD_CN充电，进而使得晶体管M5开启，从而对下拉节点PD充电；由于上拉节点PU处于低电平，晶体管M6和M8关断；下拉节点PD被充电到高电平，晶体管M10和M11开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS，进一步消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。

[0036] 在第四阶段d中，第一时钟信号端输入高电平的时钟信号VCLK，第二时钟信号端输入低电平的时钟信号VCLKB，输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M13、M2、M4、M9、M5和M12关断；由于上拉节点PU保持低电平，晶体管M6和M8继续关断，下拉节点PD处于高电平，晶体管M10和M11开启，分别将上拉节点和移位寄存器单元的输出端下拉到低电平VSS,消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。

[0037] 在第五阶段e中，第一时钟信号端输入低电平的时钟信号VCLK，第二时钟信号端输入高电平的时钟信号VCLKB，输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M2、M4关断；晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电；上拉节点PU被放电到低电平，晶体管M3关断；CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出噪声；晶体管M9开启，对下拉控制节点PD_CN充电，进而使得晶体管M5开启，从而对下拉节点PD充电；由于上拉节点PU处于低电平，晶体管M6和M8关断；下拉节点PD保持在高电平，晶体管M10和M11开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS，进一步消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。

[0038] 在上述移位寄存器单元中，由于其中的晶体管M4只在本级移位寄存器单元复位(即，在与之相邻的下一级移位寄存器单元输出移位信号)时发挥作用，在本级移位寄存器单元的其它阶段，晶体管M4被关断，其使用时间短(只在上述阶段c操作)，使用效率低；此外，晶体管M4的尺寸很大，占用空间大，导致电路结构不合理，影响整体产品难以实现窄边框化。

[0039] 另外，在上述移位寄存器单元中，输出晶体管M3在为本级对应的栅线输出信号的同时，也为下一级移位寄存器单元输出触发信号以及为上一级移位寄存器单元输出复位信号，这使得输出晶体管M3的负载比较大，易造成信号的延迟；此外，如果输出晶体管M3出现故障，不仅会导致本级移位寄存器单元对应栅线的扫描故障，也同时会导致上一级和下一级移位寄存器单元出现问题，直接导致一连串的扫描行出现问题，扩大了故障发生的范围和严重性。

[0040] 有鉴于此，根据本公开的一个方面，提出了一种移位寄存器单元。如图3所示，该移位寄存器单元包括：输入模块200，连接在输入端和上拉节点PU之间，被配置为在输入端接收到来自上一级的触发信号时，对上拉节点PU进行充电；输出模块205，连接在上拉节点PU、第一时钟信号端CK和输出端之间，被配置在上拉节点PU的控制下，将第一时钟信号端CK接入的第一时钟信号输出到输出端；上拉节点复位模块215，连接在复位端RESET-IN、下拉节点PD和上拉节点PU之间，被配置为在复位端RESET-IN输入的复位信号或者下拉节点PD的电平的控制下，对上拉节点PU进行复位；以及输出复位模块220，连接在第二时钟信号端CKB、下拉节点PD和输出端之间，被配置为第二时钟信号端CKB接入的第二时钟信号或者下拉节点PD的电平的控制下，对输出端进行复位。

[0041] 可选地，如图3所示，上述移位寄存器单元还包括：下拉节点电平控制模块225，连接第一时钟信号端CK、第二时钟信号端CKB、下拉节点PD和上拉节点PU之间，被配置为在第一时钟信号端CK接入的第一时钟信号、第二时钟信号端CKB接入的第二时钟信号和上拉节点PU的电平中至少一个的控制下，对下拉节点PD的电平进行控制。

[0042] 可选地，如图3所示，上述移位寄存器单元还包括：触发模块230，连接在上拉节点PU和第一时钟信号端CK之间，被配置为下一级移位寄存器单元提供触发信号。

[0043] 可选地，如图3所示，上述移位寄存器单元还包括：复位信号输出模块235，连接在上拉节点PU和第一时钟信号端CK之间，被配置为为上一级移位寄存器单元提供复位信号。

[0044] 可选地，如图3所示，上述移位寄存器单元还包括：初始化模块240，连接在初始信号输入端STV和上拉节点PU之间，被配置为对上拉节点的电平进行初始化。

[0045] 在根据本公开的上述移位寄存器单元中，将为下一级移位寄存器单元输出触发信号的模块和/或为上一级移位寄存器单元提供复位信号的模块与对为本级移位寄存器单元对应的栅线提供输出信号的模块彼此相分离，从而可以减少信号延长，并且减小在本级移位寄存器单元中的输出模块发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出模块发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。

[0046] 图4图示了根据本公开一实施例的移位寄存器单元的示意性的电路结构。以下结合图2和图4对该移位寄存器单元的电路结构进行详细说明。可选地，如图4所示，输入模块包括：第一晶体管M1，其控制极连接到移位寄存器单元的输入端，输入极连接到第一电平输入端VDD，输出极连接到上拉节点PU。

[0047] 可选地，如图4所示，在该移位寄存器单元中，输出模块包括：第二晶体管M2，其控制极连接到上拉节点，输入极连接到第一时钟信号端CK，输出极连接到输出端；以及电容C1，与第二晶体管M2的栅极和源极并联。

[0048] 可选地，如图4所示，在该移位寄存器单元中，上拉节点复位模块包括：第三晶体管M3，其控制极连接到复位端RESET-IN，输入极连接到上拉节点PU，输出极连接到第二电平输入端VSS；以及第四晶体管M4，其控制极连接到下拉节点PD，输入极连接到上拉节点PU，输出极连接到第二电平输入端VSS。

[0049] 可选地，如图4所示，在该移位寄存器单元中，输出复位模块包括：第五晶体管M5，其控制极连接到第二时钟信号端CKB，输入极连接输出端，输出极连接第二电平输入端VSS；以及第六晶体管M6，其控制极连接到下拉节点PD，输入极连接到输出端，输出极连接到第二电平输入端VSS。

[0050] 可选地，如图4所示，在该移位寄存器单元中，下拉节点电平控制模块包括：第七晶体管M7，其控制极与输入极连接，并且连接到第二时钟信号端CKB，输出极连接到下拉控制节点PD_CN；第八晶体管M8，其控制极连接到上拉节点PU，输入极连接到第二电平输入端VSS，输出极连接到第七晶体管的输出极；第九晶体管M9，其控制极连接到第七晶体管M7的输出极，其输入极连接到第二时钟信号端CKB，其输出极连接到下拉节点PD；第十晶体管M10，其控制极连接到上拉节点PU，输入极连接到下拉节点PD，输出极连接到第二电平输入端VSS；以及第十一晶体管M11，其控制极连接到第一时钟信号端CK，其输入极连接到第二电平输入端VSS，输出极连接到第九晶体管的栅极。

[0051] 可选地，如图4所示，在该移位寄存器单元中，触发模块包括：第十二晶体管M12，其控制极连接到上拉节点PU，输入极连接到第一时钟信号端CK，输出极连接到触发信号输出端TRIG_OUT。

[0052] 可选地，如图4所示，在该移位寄存器单元中，复位信号输出模块包括：第十三晶体管M13，其控制极连接到上拉节点PU，输入极连接到第一时钟信号端CK，输出极连接到复位信号输出端RESET_OUT。

[0053] 可选地，如图4所示，在该移位寄存器单元中，初始化模块包括：第十四晶体管M14，其控制极连接到初始信号输入端STV，输入极连接到上拉节点PU，输出极连接到第二电平输入端VSS。

[0054] 尽管在图4中，示出的所有晶体管均是N型晶体管，其控制极为N型晶体管的栅极，输入极为N型晶体管的漏极，输出极为N型晶体管的源极；第一电平输入端接入高电平VDD，而第二电平输入端接入低电平VSS，然而，为实现本公开的原理，上述移位寄存器单元中的一个或者多个晶体管采用P型晶体管也是可能的，只要相应地调整源极和漏极的位置以及相应的第一和第二电平输入端接入的电平即可，具体细节不在此赘述，但也应该在本发明的保护范围内。

[0055] 以下以图4所示的移位寄存器单元作为第N级移位寄存器单元为例，参照图5所示的信号时序来说明其具体的工作原理，其中，该移位寄存器单元的第一时钟信号端接第一时钟信号CK，第二时钟信号端接第二时钟信号CKB，其触发信号输出端接之后的与之间隔一级的移位寄存器单元的输入端，其复位信号输出端接之前的与之间隔两级的移位寄存器单元的复位端，其复位端接之后的与之间隔两级移位寄存器单元的复位信号输出端。在图5所示的a、b、c、d和e所示的五个阶段中，该移位寄存器单元进行如下操作：

[0056] 在第一阶段a中，第一时钟信号端输入低电平的时钟信号CK，第二时钟信号端输入高电平的时钟信号CKB，输入端INPUT接入高电平的有效输入信号OUT(N-2)；由于输入端输入高电平，晶体管M1开启，使得高电平的输入信号对上拉节点PU进行充电；由于时钟信号CKB为高电平，晶体管M5开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出噪声；晶体管M7开启，对下拉控制节点PD_CN充电，进而使得晶体管M9开启；由于上拉节点PU处于第一高电平，晶体管M8和M10开启；在晶体管的设计上，可以将晶体管M8与M7的尺寸比配置为在M8和M7均开启时，下拉控制节点PD_CN的电平被下拉到低电平；类似地，可以将M10与M9的尺寸比配置为在M10和M9均开启时，下拉节点PD的电平被下拉到低电平，从而保证晶体管M4和M6在此阶段处于关断状态；

[0057] 在第二阶段b中，第一时钟信号端输入高电平的时钟信号CK，第二时钟信号端输入低电平的时钟信号CKB，输入端INPUT接入低电平的输入信号OUT(N-2)；晶体管M1、M7和M5关断；由于CK为高，晶体管M11开启，将下拉控制节点PD_CN下拉到VSS，晶体管M9关断；输出晶体管M2开启，输出高电平的时钟信号CK，以便对相应的栅线输出驱动信号；由于存储电容C1的自举效应，上拉节点PU的电平进一步升高，达到第二高电平，使得输出晶体管M2的导通更充分；由于上拉节点PU为高电平，晶体管M8和M10继续导通，分别将下拉控制节点PD_CN和下拉节点PD拉低到VSS；由于下拉节点PD为低电平，晶体管M4和M6保持关断状态，从而不会影响移位寄存器单元正常输出移位信号；同时，由于上拉节点为高电平，触发晶体管M12开启，向之后的与本级移位寄存器单元间隔一级的移位寄存器单元的输入端输出触发信号；并且复位信号晶体管M13在高电平的上拉节点的控制下，向之前的与本级移位寄存器单元间隔两级的移位寄存器单元的复位端提供复位信号；

[0058] 在第三阶段c中，第一时钟信号端输入低电平的时钟信号CK，第二时钟信号端输入高电平的时钟信号CKB，输入端INPUT继续接入低电平，晶体管M1继续保持关断，晶体管M5在高电平的CKB的控制下开启，使得移位寄存器单元的输出端被下拉到VSS，消除移位寄存器单元的输出噪声；晶体管M11在低电平CK的控制下关断；晶体管M7在高电平CKB的控制下开启，对下拉控制节点PD_CN充电，进而使得晶体管M9开启，从而对下拉节点PD充电；此时，由于复位信号端上接入的OUT(N+3)信号仍然为低电平，复位晶体管M3未开启，上拉节点PU没有被拉低到低电平VSS，输出晶体管M2保持开启，由于时钟信号CK从高电平改变为低电平，输出晶体管M2将低电平的时钟信号CK输出到输出端；由于电容C1的耦合效应，上拉节点PU的电平从第二高电平降低到第一高电平，并且保持在第一高电平；由于上拉节点PU保持在第一高电平，晶体管M8和M10开启；根据晶体管M8与M7的尺寸比，在M8和M7均开启时，下拉控制节点PD_CN的电平被下拉到低电平；类似地，根据晶体管M10与M9的尺寸比，在M10和M9均开启时，下拉节点PD的电平被下拉到低电平，从而保证晶体管M4和M6在此阶段处于关断状态；

[0059] 在第四阶段d中，第一时钟信号端仍然输入低电平的时钟信号CK，第二时钟信号端输入高电平的时钟信号CKB，输入端INPUT继续接入低电平，晶体管M1继续保持关断，晶体管M5在高电平的CKB的控制下保持导通，使得移位寄存器单元的输出端被下拉到VSS，消除移位寄存器单元的输出噪声；晶体管M11在低电平CK的控制下保持关断；晶体管M7在高电平CKB的控制下保持导通，晶体管M9保持导通；由于复位信号端上接入的OUT(N+3)信号从低电平改变为高电平，复位晶体管M3开启，将上拉节点PU从第一高电平拉低到低电平VSS，使得输出晶体管M2关断；由于上拉节点PU被拉低到低电平VSS，晶体管M8和M10被关断；由于晶体管M7和M9保持导通，高电平的CK信号对下拉控制节点PD_CN和下拉节点PD充电，下拉节点PD改变为高电平，从而使得晶体管M4和M6开启，以便分别将上拉节点PU和移位寄存器单元的输出端下拉到VSS，消除上拉节点和输出端处可能产生的噪声；

[0060] 在第五阶段e中，第一时钟信号端输入高电平的时钟信号CK，第二时钟信号端输入低电平的时钟信号CKB，输入端INPUT继续接入低电平，复位端接入高电平；晶体管M1、M7、M9和M5关断；由于CK为高，晶体管M11开启，将下拉控制节点PD_CN拉低到VSS；由于上拉节点PU保持低电平，晶体管M8和M10继续关断，下拉节点PD保持高电平，晶体管M4和M6开启，分别将上拉节点和移位寄存器单元的输出端下拉到低电平VSS,消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。

[0061] 在第六阶段f中，第一时钟信号端继续输入高电平的时钟信号CK，第二时钟信号端输入低电平的时钟信号CKB，输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M7、M9、M5、M3关断；由于CK为高，晶体管M11保持导通，下拉控制节点PD_CN保持在之前的低电平VSS；上拉节点PU保持之前的低电平，晶体管M8和M10保持关断，下拉节点PD保持之前的高电平，晶体管M4和M6开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS，进一步消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。

[0062] 可选地，在移位寄存器单元进行第一阶段的操作之前，首先向本级移位寄存器单元的初始化信号端STV提供一个高电平脉冲信号，以便开启晶体管M14，从而将上拉节点PU的电平初始化为低电平VSS。

[0063] 在根据本公开实施例的如图4所示的移位寄存器单元中，移除了图1所示的移位寄存器单元中下拉晶体管M4和输入晶体管M13，减小了大尺寸晶体管M4占用的面积，易于实现栅极驱动电路GOA的小型化，便于实现显示设备的窄边框；同时，由于改变了有关电路的连接结构，对上拉节点的复位进行了延迟，延长了输出晶体管M2的导通时间，从而可以利用输出晶体管M2在延长的导通时间内输出低电平的时钟信号来实现对栅线信号的下拉控制，并且由于输出晶体管的尺寸比所移除的晶体管的尺寸大，利用其输出的低电平CK信号实现下拉也更有效；另外，单独设置了晶体管M12和晶体管M13用于分别为下一级移位寄存器单元提供触发信号和为前一级移位寄存器单元提供复位信号，从而将为本级移位寄存器单元对应的栅线提供的驱动信号与为下一级移位寄存器单元提供的触发信号和/或为前一级移位寄存器单元提供的复位信号相分离，减少信号延迟，改善信号波形，并且减小在本级移位寄存器单元中的输出晶体管M2发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出晶体管M2发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。

[0064] 根据本公开的另一方面，还提供了一种栅线驱动装置。如图6所示，该栅线驱动装置，包括：多级级联的移位寄存器单元，其中每一级移位寄存器单元可以采用如附图3和4所示的移位寄存器单元的结构。如图6所示，其中每一级移位寄存器单元的输出端连接到对应的一条栅线；其中，奇数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第一时钟信号CK和第二时钟信号CKB，奇数级移位寄存器单元的触发信号端TRIG-OUT连接到之后间隔一级的奇数级移位寄存器单元的输入端INPUT，奇数级移位寄存器单元的复位信号输出端RESET-OUT连接到之前间隔两级的偶数级移位寄存器单元的复位端RESET-IN；偶数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第三时钟信号CK’和第四时钟信号CKB’，偶数级移位寄存器单元的触发信号端TRIG-OUT连接到之后间隔一级的偶数级移位寄存器单元的输入端INPUT，偶数级移位寄存器单元的复位信号输出端RESET-OUT连接到之前间隔两级的奇数级移位寄存器单元的复位端RESET-IN；其中，第一、第二、第三和第四时钟信号的周期相同，并且第一和第二时钟信号的时序相反，第三和第四时钟信号的时序相反，且第三时钟信号滞后于第一时钟信号四分之一周期。以图6所示，以第N级移位寄存器单元为例，其输出端OUTPUT连接到第N条栅线GL(N)，其输入端连接到第(N-2)级移位寄存器单元的触发信号输出端TRIG-OUT；第N级移位寄存器单元的触发信号端TRIG-OUT连接到第(N+2)级移位寄存器单元的输入端INPUT，第N级移位寄存器单元的复位信号输出端RESET-OUT连接到第(N-3)级移位寄存器单元的复位端RESET-IN，以及第N级移位寄存器单元的复位端RESET-IN连接到第(N+3)级移位寄存器单元的复位信号输出端RESET-OUT。

[0065] 根据本公开的上述栅线驱动装置，由于改变了其中移位寄存器单元的连接结构，对移位寄存器单元中的上拉节点的复位进行了延迟，延长了其中的输出晶体管的导通时间，从而可以利用输出晶体管在延长的导通时间内输出低电平的时钟信号来实现对栅线信号的下拉控制，实现下拉更有效，并且由于移除了原专用于对输出端进行下拉的大尺寸的晶体管，使得便于实现栅线驱动装置的小型化，易于实现显示设备的窄边框设计；另外，单独设置分别为(时序关系上的)下一级移位寄存器单元提供触发信号的晶体管和/或为(时序关系上的)前一级移位寄存器单元提供复位信号的晶体管，从而将为本级移位寄存器单元对应的栅线提供的驱动信号与为下一级移位寄存器单元提供的触发信号和/或为前一级移位寄存器单元提供的复位信号相分离，减少信号延迟，改善信号波形，并且减小在本级移位寄存器单元中的输出晶体管发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出晶体管发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。

[0066] 根据本公开的又一方面，还提供了一种用于对附图3所示的移位寄存器单元进行驱动控制的方法。如图7所示，该方法主要包括步骤：S710，向输入端输入有效电平，将上拉节点充电到第一高电平；S720，向第一时钟信号端输入高电平，使得输出模块开启，向栅线输出高电平的第一时钟信号，并且经过电容自举，将上拉节点电平进一步升高到第二高电平；S730，向第一时钟信号端输入低电平，输出模块保持导通，向栅线输出低电平的第一时钟信号，并且经过电容耦合，使得上拉节点的电平从第二高电平降低到第一高电平；S740，向复位端输入有效复位电平，将上拉节点放电拉低到低电平，关闭输出模块；第二时钟信号端输入的高电平为下拉节点充电，开启下拉节点电平控制模块，将上拉节点和输出端分别下拉到低电平。

[0067] 可选地，上述方法还包括步骤S700，向初始化信号输入端STV输入有效电平，将上拉节点初始化为低电平。

[0068] 可选地，上述方法还包括步骤：S750，在输出模块开启对栅线输出高电平的第一时钟信号时，利用上拉节点开启触发模块，以便向下一级移位寄存器单元输出触发信号。

[0069] 可选地，上述方法还包括步骤：S760，在输出模块开启对栅线输出高电平的第一时钟信号时，利用上拉节点开启复位信号输出模块，以便向前一级移位寄存器单元输出复位信号。

[0070] 可选地，其中，步骤S710包括：向输入端输入高电平，开启第一晶体管M1，将上拉节点PU充电到第一高电平。

[0071] 可选地，其中，步骤S720包括：上拉节点PU的高电平使晶体管M2开启，晶体管M2向栅线输出高电平的第一时钟信号，通过电容C1的自举效应将上拉节点PU的电平进一步升高到第二高电平。

[0072] 可选地，其中，步骤S730包括：向第一时钟信号端输入低电平，晶体管M2保持导通，向栅线输出低电平的第一时钟信号，并且通过电容C1的耦合效应将上拉节点的电平从第二高电平降低到第一高电平。

[0073] 可选地，其中，步骤S740包括：复位端输入的有效复位电平开启晶体管M3，将上拉节点拉低到低电平VSS，晶体管M2关断；第二时钟信号端输入的高电平开启晶体管M7和M9，将下拉节点PD拉高到高电平，从而开启晶体管M4和M6，对上拉节点PU和输出端进行下拉。

[0074] 可选地，其中，步骤S700包括：向初始化信号输入端STV输入有效电平，开启晶体管M14，将上拉节点初始化为低电平VSS。

[0075] 可选地，其中，步骤S750包括：在晶体管M2导通时，上拉节点的高电平开启触发晶体管M12，向下一级移位寄存器单元输出触发信号。

[0076] 可选地，其中，步骤S760包括：在晶体管M2导通时，上拉节点的高电平开启晶体管M13，向前一级移位寄存器单元输出复位信号。

[0077] 在根据本公开实施例的移位寄存器单元的驱动方法中，对上拉节点的复位进行了延迟，延长了输出晶体管M2的导通时间，从而可以利用输出晶体管M2在延长的导通时间内输出低电平的时钟信号来实现对栅线信号的下拉控制，消除了专用于下拉输出端的大尺寸晶体管；将为本级移位寄存器单元对应的栅线提供的驱动信号与为下一级移位寄存器单元提供的触发信号和/或为前一级移位寄存器单元提供的复位信号相分离，减少信号延迟，改善信号波形，并且减小在本级移位寄存器单元中的输出晶体管M2发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出晶体管M2发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。

[0078] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明实施例公开的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。