一种用于TDC的亚稳态消除电路

摘要

本发明属于电子电路技术领域，具体的说涉及一种用于TDC的亚稳态消除电路。本发明的电路主要结构由第一上升沿D触发器、第二上升沿D触发器、第三上升沿D触发器、第一下降沿D触发器和第二下降沿D触发器构成；第一上升沿D触发器的D输入端、第一下降沿触发器的D输入端接外部输入信号；第二上升沿D触发器的Q输出端接第三上升沿D触发器的时钟信号输入端；第二下降沿D触发器的Q输出端接第三上升沿D触发器的D输入端。本发明的有益效果为，在保证时间数字量化后的结果与传统TDC具有相同量程及分辨率的同时，能有效消除亚稳态产生的计时误差，极大的提高了TDC精度的可靠性。

权利要求

1.一种用于TDC的亚稳态消除电路，该电路由第一上升沿D触发器、第二上升沿D触发器、第三上升沿D触发器、第一下降沿D触发器和第二下降沿D触发器构成；

所述第一上升沿D触发器的D输入端接外部输入信号，其时钟信号输入端接外部时钟信号，其Q输出端接第二上升沿D触发器的D输入端；第二上升沿D触发器的时钟信号输入端接外部时钟信号，其Q输出端接第三上升沿D触发器的时钟信号输入端；第一下降沿触发器的D输入端接外部输入信号，其时钟信号输入端接外部时钟信号，其Q输出端接第二下降沿D触发器的D输入端；第二下降沿D触发器的时钟信号输入端接外部时钟信号，其Q输出端接第三上升沿D触发器的D输入端；所述第一上升沿D触发器、第二上升沿D触发器、第一下降沿D触发器和第二下降沿D触发器连接相同的外部时钟信号；第三上升沿触发器的Q输出端为亚稳态消除电路的输出端；所述亚稳态消除电路用于在TDC不能正确采样后，使DLL的量化结果会有一个时钟周期的偏差，同时也会给计数器一个信号start_clk，使计数n也产生偏差1，且产生的计数偏差与时钟周期偏差两部分量化误差抵消，实现了采样亚稳态的消除。

说明书

一种用于TDC的亚稳态消除电路

技术领域

[0001] 本发明属于电子电路技术领域，具体的说涉及一种用于TDC的亚稳态消除电路。

背景技术

[0002] 时间间隔测量技术在很多领域都有着大量的应用。它不仅在原子物理、激光测距、定位定时等方面，还在时间间隔测量技术、自动检测设备领域有着广泛的应用；此外，在国防工业中，时间间隔测量作为一种重要的鉴别和探测手段，对精度的要求非常严格，甚至达到了皮秒量级。因此，高精度的TDC电路有着重要的作用。

[0003] 典型的全数字时间转换器采用DLL和计数器两级结构对时间进行量化。其基本思想是通过一个时钟计数测量start信号上升沿与stop信号上升沿之间这段时间，TDC的量程主要由计数器计数范围决定，而分辨率取决于DLL。一种典型的基于此思想的TDC电路图如图1，其时序图如图2，粗值计数器实现nTclk的计时；锁存编码模块实现△Tstart和△Tstop两部分的计时；数据处理模块将DLL采样得到的8位输出进行编码并计算得到两个计时部分的差值ε＝△Tstop-△Tstart，然后根据差值给粗值计数模块一个进位信号c。数据处理模块与粗值计数器模块两部分计时输出并成转换时间△T，即为要测量的start与stop信号上升沿间的时间间隔。由图2可得△T＝nTclk-△Tstart+△Tstop，其中Tclk为时钟周期，△Tstart和△Tstop为开始和结束的时间测量误差，n为△T内计数器的计数值。记时间到数字的转换误差为ε＝△Tstop-△Tstart，可得△T＝nTclk+ε。

[0004] 图3是DLL的电路图，理想情况下，DLL将时钟均分为8个相位，start信号到来时对每个输出相位采样，其时序图如图4。实际上由于占空比畸变、信号抖动、延迟偏差等原因会有偏差，start在特殊采样位置可能出现亚稳态。由图1所示，△Tstart的计算只与d[7:0]的上升沿有关，所以考虑start信号到来时d[7:0]信号上升沿的位置。①②为一对采样位置，③④为另一对采样位置。

[0005] 由于采样时的D触发器存在建立和保持时间，在①②位置时，start对d[7:0]采样，由于d[7]处于翻转的状态，有可能出现亚稳态，导致采样结果错误。从而△Tstart有可能从Tclk到0ns的跳变；或者相反，有可能从0ns到Tclk的跳变，致使TDC的计数出现很大的偏差。

[0006] start在③④位置对d[7:0]采样时，由于d[2]处于翻转的状态，虽然也可能产生亚稳态，但是会在d[1]和d[3]处采样到正确的值，所以△Tstart只有一个相位的误差，可以忽略不计。

发明内容

[0007] 本发明所要解决的，就是针对上述问题，提出一种用于TDC的亚稳态消除电路。

[0008] 为实现上述目的，本发明采用如下技术方案：

[0009] 一种用于TDC的亚稳态消除电路，该电路由第一上升沿D触发器、第二上升沿D触发器、第三上升沿D触发器、第一下降沿D触发器和第二下降沿D触发器构成；

[0010] 所述第一上升沿D触发器的D输入端接外部输入信号，其时钟信号输入端接外部时钟信号，其Q输出端接第二上升沿D触发器的D输入端；第二上升沿D触发器的时钟信号输入端接外部时钟信号，其Q输出端接第三上升沿D触发器的时钟信号输入端；第一下降沿触发器的D输入端接外部输入信号，其时钟信号输入端接外部时钟信号，其Q输出端接第二下降沿D触发器的D输入端；第二下降沿D触发器的时钟信号输入端接外部时钟信号，其Q输出端接第三上升沿D触发器的D输入端；所述第一上升沿D触发器、第二上升沿D触发器、第一下降沿D触发器和第二下降沿D触发器连接相同的外部时钟信号；第三上升沿触发器的Q输出端为亚稳态消除电路的输出端。

[0011] 本发明的有益效果为，在保证时间数字量化后的结果与传统TDC具有相同量程及分辨率的同时，能有效消除亚稳态产生的计时误差，极大的提高了TDC精度的可靠性。

附图说明

[0012] 图1典型TDC电路结构；

[0013] 图2为典型时间数字转换原理时序图；

[0014] 图3为DLL模块结构图；

[0015] 图4为start特殊采样可能出现亚稳态的位置示意图；

[0016] 图5为本发明亚稳态消除电路的逻辑结构示意图；

[0017] 图6为本发明亚稳态消除电路的应用图；

[0018] 图7为本发明电路在采样位置为图4中①位置处的时序图；

[0019] 图8为本发明电路在采样位置为图4中②位置处的时序图；

[0020] 图9含本发明结构的TDC的计数器部分时序图；

[0021] 图10为传统TDC线性度示意图；

[0022] 图11为采用本发明电路结构的TDC线性度示意图。

具体实施方式

[0023] 下面结合附图和实施例，详细描述本发明的技术方案：

[0024] 本发明为消除传统TDC采用DLL和计数器量化时间间隔时亚稳态情况产生的计时误差，添加了亚稳态消除逻辑电路。消除亚稳态后的TDC与典型TDC精度一样，唯一不同在于，当start在图4①②位置采样的时候，典型TDC很可能不能正确采样，使量化结果较正确结果有一个时钟周期的偏差，是非常严重的偏差。而增加亚稳态消除逻辑后的电路在不能正确采样后DLL的量化结果会有一个时钟周期的偏差，同时也会给计数器一个信号start_clk，使计数n也产生偏差1，如图9所示，其中start_clk是start经过边沿同步后产生的信号；stop_clk是stop经过边沿同步后产生的信号；start_stop是start_clk和stop_clk经过使能模块后产生的信号，作为计数器的使能信号；clk_dealy是clk经过延迟的信号；gated_clk_delay是start_stop和clk_dealy经过两输入与门后的信号，作为计数器的计数信号。由于，start亚稳态采样产生的n与△Tstart两部分量化误差抵消了，从而实现了start采样亚稳态的消除。

[0025] 本发明的结构如图5所示，其中start_clk是start经过上升沿同步后产生的信号，start_nclk是start经过下降沿同步后产生的信号，Q_nclk是时钟下降沿对start采样输出信号，输出s_out是电路判断结果。

[0026] 本发明的结构如图5所示，该电路由第一上升沿D触发器、第二上升沿D触发器、第三上升沿D触发器、第一下降沿D触发器和第二下降沿D触发器构成；所述第一上升沿D触发器的D输入端接外部输入信号，其时钟信号输入端接外部时钟信号，其Q输出端接第二上升沿D触发器的D输出端；第二上升沿D触发器的时钟信号输入端接外部时钟信号，其Q输出端接第三上升沿D触发器的时钟信号输入端；第一下降沿触发器的D输入端接外部输入信号t，其时钟信号输入端接外部时钟信号，其Q输出端接第二下降沿D触发器的D输入端；第二下降沿D触发器的时钟信号输入端接外部时钟信号，其Q输出端接第三上升沿D触发器的D输入端；所述第一上升沿D触发器、第二上升沿D触发器、第一下降沿D触发器和第二下降沿D触发器连接相同的外部时钟信号；第三上升沿触发器的Q输出端为亚稳态消除电路的输出端。

[0027] 本例的工作原理为：

[0028] 如图4所示，在采样位置①或②时，不会出现d[x:x-1]＝01(x＝6～1)的情况。则图6中采样位置判断模块由此区分外部输入信号start(或stop)是否出现在图4中的采样位置①或②。当判断出采样位置在①或②时，编码器采用亚稳态消除电路的输出信号s_out的结果编码，即当s_out＝0，△Tstart赋值为Tclk；s_out＝1，△Tstart赋值为0ns。否则，编码器正常编码，不受s_out影响。

[0029] 当start在图4位置①采样d[7:0]时，亚稳态消除逻辑其时序图如图7，若外部输入信号start与外部时钟信号clk信号时间间隔不满足D触发器建立时间，即不能采样，start_clk信号同步错误，设其为start_clk_wrong，由图9可知此时计数器计数结果会减小一个Tclk。start_clk_wrong采样start_nclk得到信号s_out_wrong＝1，此时令△Tstart为0ns，较正确采样s_out＝0时,△Tstart减小了Tclk。结合△T＝nTclk-△Tstart+△Tstop可以发现△Tstart产生的误差由nTclk处调整后被消除。

[0030] 当start在图4位置②采样d[7:0]时，亚稳态消除逻辑其时序图如图8，若start与clk信号时间间隔不满足D触发器建立时间，即不能采样，start_clk信号同步错误，设其为start_clk_wrong，由图9可知此时计数器计数结果会增加一个Tclk。start_clk_wrong采样start_nclk得到信号s_out_wrong＝1，此时令△Tstart为Tclk，较正确采样s_out＝0时,△Tstart增加了Tclk。结合△T＝nTclk-△Tstart+△Tstop可以发现△Tstart产生的误差由nTclk处调整后被消除。

[0031] 同理：△Tstop产生的误差也可被消除，从而消除了由于亚稳态的出现导致的计时误差。

[0032] 如图10和图11所示，相比典型TDC，本发明提出的带可消除亚稳态电路的TDC线性度更好，极大提高了时间量化结果的可靠性。