基于阻变器件的多位全加器及其操作方法

摘要

公开了一种基于阻变器件的全加器及其操作方法。利用基于阻变器件的交叉阵列构成多位全加器电路，其中本位和数据非挥发性存储于交叉阵列主对角线上，进位数据存储于主对角线两侧相邻单元。利用存储回路(串扰回路)的连通与否存储进位数据。本技术大幅简化了多位全加器电路。减少进位信号产生的额外电路，减少电路延时和芯片面积，并使加法器具有非挥发性存储的能力。

权利要求

1.一种基于阻变器件的多位全加器，包括：

平行排列的N条字线，N大于等于3并且所述N条字线中的第1到第N-1条分别对应N-1位加数和N-1位被加数中的一方；

N个字线选通器件，分别与相应的字线连接；

与所述N条平行排列的字线交叉设置的平行排列的N条位线，所述N条位线中的第1到第N-1条分别对应N-1位加数和N-1位被加数中的另一方；

N个位线选通器件，分别与相应的位线连接；

N*N个阻变单元，每个阻变单元位于相应字线和位线的交叉处并且两端分别与相应字线和位线连接，其中每个阻变单元具有第一阻态、第二阻态、第三阻态和第四阻态，且第一阻态的阻值小于第二阻态的阻值，第二阻态的阻值小于第三阻态的阻值，第三阻态的阻值小于第四阻态的阻值，第一和第三阻态表示“1”，第二和第四阻态表示“0”；

其中，通过字线输入的数据中，输入1对应正电平脉冲，输入0代表零电平；通过位线输入的数据中，输入1代表负电平脉冲，输入0代表零电平，加数的第i位和被加数的第i位的本位和以非易失性的方式存储在阻变单元阵列的第i行第i列的阻变单元中，而进位值根据阻变单元阵列中的第i行第i列的阻变单元、第i行第i+1列的阻变单元、第i+1行第i列的阻变单元三者的阻态确定。

2.如权利要求1所述的多位全加器，其中阻变单元阵列中的第i行第i列的阻变单元、第i行第i+1列的阻变单元、第i+1行第i列的阻变单元三者的阻态均为低阻态时，确定进位值为1。

3.如权利要求1所述的多位全加器，其中阻变单元阵列中的第i行第i列的阻变单元、第i行第i+1列的阻变单元、第i+1行第i列的阻变单元中的任何一个的阻态为高阻态时，确定进位值为0。

4.如权利要求1所述的多位全加器，其中在第i条字线或位线上施加一个不至于引起阻值明显变化的读取电压，如果读到显著电流，则说明第i-1位的进位值为1，如果没有读出显著电流，则说明第i-1位的进位值为0。

5.如权利要求1所述的多位全加器，其中所述选通器件具体为选通晶体管或传输门。

6.如权利要求1所述的多位全加器，其中所述阻变单元阵列中的全部阻变器件在执行加法前被复位至第四阻态。

7.如权利要求1所述的多位全加器，其中，在全加结束时，通过在字线上施加不至于引起阻值显著变化的读取电压可一次读出全部本位和，这一和与最高位进位一起共同构成全加器的完整运算结果。

8.如权利要求1所述的多位全加器，其中，对字线施加一个正电平或对位线施加一个负电平将使阻变单元的阻值往低阻值方向移动。

9.如权利要求1所述的多位全加器，其中，通过施加在字线和位线上的电脉冲的宽度来调制阻变单元的阻值，并且字线和位线上的电压脉冲不同时施加。

10.一种基于阻变器件的多位全加器的操作方法，所述多位全加器包括：平行排列的N条字线，N大于等于3并且所述N条字线中的第1到第N-1条分别对应N-1位加数和N-1位被加数中的一方；

N个字线选通器件，分别与相应的字线连接；

与所述N条平行排列的字线交叉设置的平行排列的N条位线，所述N条位线中的第1到第N-1条分别对应N-1位加数和N-1位被加数中的另一方；

N个位线选通器件，分别与相应的位线连接；

N*N个阻变单元，每个阻变单元位于相应字线和位线的交叉处并且两端分别与相应字线和位线连接，其中每个阻变单元具有第一阻态、第二阻态、第三阻态和第四阻态，且第一阻态的阻值小于第二阻态的阻值，第二阻态的阻值小于第三阻态的阻值，第三阻态的阻值小于第四阻态的阻值，第一和第三阻态表示“1”，第二和第四阻态表示“0”；

所述方法包括步骤：

通过字线输入数据，其中输入1对应正电平脉冲，输入0代表零电平；

通过位线输入数据，其中输入1代表负电平脉冲，输入0代表零电平；

将加数的第i位和被加数的第i位的本位和以非易失性的方式存储在阻变单元阵列的第i行第i列的阻变单元中；

根据阻变单元阵列中的第i行第i列的阻变单元、第i行第i+1列的阻变单元、第i+1行第i列的阻变单元三者的阻态确定进位值。

说明书

基于阻变器件的多位全加器及其操作方法

技术领域

[0001] 本技术涉及半导体集成电路技术领域，特别涉及一种基于阻变器件交叉阵列的多位全加器及其操作方法。

背景技术

[0002] 尽管当前非挥发性存储器中的主流：NAND闪存有高密度、低成本等优势，NAND闪存面临擦写次数不足(＜1e5)、写入速度慢(～1ms)、操作电压高(～15V)、尺寸继续缩小困难等诸多问题，对可替代NAND闪存的新型存储器研究从未停止。其中阻变器件由于可擦写次数多(＞1e9)、擦写速度快(～10ns)、操作电压低(＜3V)，同时工艺简单且CMOS兼容、便于缩2
小(单元占用面积～4F)等诸多优势吸引了研究界、工业界的广泛关注。

[0003] 阻变器件的典型结构是类似电容的电极-阻变层-电极三层结构。阻变层的电阻值可在电压或电流激励下发生改变。阻变器件按电压操作方式有单极、双极两种工作模式。单极模式的阻变现象依赖于电压激励的大小，与方向无关；双极模式的阻变现象取决于所加电压激励的大小和方向。阻变器件目前主要的应用是阻变存储器。阻变存储器的原理是利用夹在两个电极之间阻变层电阻值的不同来存储不同的信息，所存储信息通过对电极施加电压脉冲或直流扫描改变阻变层阻值来改写。

[0004] 除了在阻变存储器方面的应用，由于阻变器件结构简单性能出色，其在逻辑器件、神经元器件等等诸多方面都十分有潜力。本技术提出了一种基于阻变器件交叉阵列的全加器实现方法。

[0005] 加法器是数字电路中用于执行加法运算的部件，是构成电子计算机核心微处理器中算术逻辑单元的基础。加法器在电子系统中主要负责计算地址、索引等数据。此外，加法器也是其他一些硬件，例如二进制乘法器的重要组成部分。加法器分为半加器和全加器，半加器实现两个二进制数的相加功能，全加器除半加器的功能外，还在每位有进位输入、进位输出的功能，实现完整的运算。

[0006] 当前数字电路中使用的加法器主要用CMOS逻辑电路实现，实现方法有互补传输管逻辑(CPL)、双传输管逻辑(DPL)等多种，一个用CMOS逻辑实现的一位全加器就需要20个左右的晶体管，要构成四位或者更多位数的全加器通常需要超过线性递增的晶体管数量，占用芯片面积大，大量晶体管的使用也使降低功耗变得困难。

发明内容

[0007] 考虑到现有技术中的一个或多个问题，提出了基于阻变器件的多位全加器及其操作方法。

[0008] 根据本技术的一个方面，提出了一种基于阻变器件的多位全加器，包括：

[0009] 平行排列的N条字线，N大于等于3并且所述N条字线中的第1到第N-1条分别对应N-1位加数和N-1位被加数中的一方；

[0010] N个字线选通器件，分别与相应的字线连接；

[0011] 与所述N条平行排列的字线交叉设置的平行排列的N条位线，所述N条位线中的第1到第N-1条分别对应N-1位加数和N-1位被加数中的另一方；

[0012] N个位线选通器件，分别与相应的位线连接；

[0013] N*N个阻变单元，每个阻变单元位于相应字线和位线的交叉处并且两端分别与相应字线和位线连接，其中每个阻变单元具有第一阻态、第二阻态、第三阻态和第四阻态，且第一阻态的阻值小于第二阻态的阻值，第二阻态的阻值小于第三阻态的阻值，第三阻态的阻值小于第四阻态的阻值，第一和第三阻态表示“1”，第二和第四阻态表示“0”；

[0014] 其中，通过字线输入的数据中，输入1对应正电平脉冲，输入0代表零电平；通过位线输入的数据中，输入1代表负电平脉冲，输入0代表零电平，加数的第i位和被加数的第i位的本位和以非易失性的方式存储在阻变单元阵列的第i行第i列的阻变单元中，而进位值根据阻变单元阵列中的第i行第i列的阻变单元、第i行第i+1列的阻变单元、第i+1行第i列的阻变单元三者的阻态确定。

[0015] 根据一些实施例阻变单元阵列中的第i行第i列的阻变单元、第i行第i+1列的阻变单元、第i+1行第i列的阻变单元三者的阻态均为低阻态时，确定进位值为1。

[0016] 根据一些实施例阻变单元阵列中的第i行第i列的阻变单元、第i行第i+1列的阻变单元、第i+1行第i列的阻变单元中的任何一个的阻态为高阻态时，确定进位值为0。

[0017] 根据一些实施例在第i条字线或位线上施加一个不至于引起阻值明显变化的读取电压，如果读到显著电流，则说明第i-1位的进位值为1，如果没有读出显著电流，则说明第i-1位的进位值为0。

[0018] 根据一些实施例所述选通器件具体为选通晶体管或传输门。

[0019] 根据一些实施例所述阻变单元阵列中的全部阻变器件在执行加法前被复位至第四阻态。

[0020] 根据一些实施例在全加结束时，通过在字线上施加不至于引起阻值显著变化的读取电压可一次读出全部本位和，这一和与最高位进位一起共同构成全加器的完整运算结果。

[0021] 根据一些实施例对字线施加一个正电平或对位线施加一个负电平将使阻变单元的阻值往低阻值方向移动。

[0022] 根据一些实施例通过施加在字线和位线上的电脉冲的宽度来调制阻变单元的阻值，并且字线和位线上的电压脉冲不同时施加。

[0023] 在本技术的另一方面，提出了一种基于阻变器件的多位全加器的操作方法，所述多位全加器包括：

[0024] 平行排列的N条字线，N大于等于3并且所述N条字线中的第1到第N-1条分别对应N-1位加数和N-1位被加数中的一方；

[0025] N个字线选通器件，分别与相应的字线连接；

[0026] 与所述N条平行排列的字线交叉设置的平行排列的N条位线，所述N条位线中的第1到第N-1条分别对应N-1位加数和N-1位被加数中的另一方；

[0027] N个位线选通器件，分别与相应的位线连接；

[0028] N*N个阻变单元，每个阻变单元位于相应字线和位线的交叉处并且两端分别与相应字线和位线连接，其中每个阻变单元具有第一阻态、第二阻态、第三阻态和第四阻态，且第一阻态的阻值小于第二阻态的阻值，第二阻态的阻值小于第三阻态的阻值，第三阻态的阻值小于第四阻态的阻值，第一和第三阻态表示“1”，第二和第四阻态表示“0”；

[0029] 所述方法包括步骤：

[0030] 通过字线输入数据，其中输入1对应正电平脉冲，输入0代表零电平；

[0031] 通过位线输入数据，其中输入1代表负电平脉冲，输入0代表零电平；

[0032] 将加数的第i位和被加数的第i位的本位和以非易失性的方式存储在阻变单元阵列的第i行第i列的阻变单元中；

[0033] 根据阻变单元阵列中的第i行第i列的阻变单元、第i行第i+1列的阻变单元、第i+1行第i列的阻变单元三者的阻态确定进位值。

[0034] 本技术中的方案，利用基于阻变器件的交叉阵列构成多位全加器电路，其中本位和数据非挥发性存储于交叉阵列主对角线上，进位数据存储于主对角线两侧相邻单元，利用存储回路的连通与否存储进位数据，大幅简化了多位全加器电路。

附图说明

[0035] 图1为本技术中阻变器件交叉阵列的示意图。

[0036] 图2为本技术中阻变器件的直流I-V特性。

[0037] 图3为本技术中阻变器件的四个阻态阻值分布图。

[0038] 图4为本技术中阻变器件随外加Set电压脉冲电压阻值变化的结果。

[0039] 图5为本技术中阻变器件四个阻态对应的逻辑值设定。

具体实施方式

[0040] 下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的结构、电路、材料或方法。

[0041] 在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

[0042] 根据一些实施例，提供一种新型的基于阻变器件交叉阵列的多位全加器实现方法，通过引入阻变器件，利用阻变器件交叉阵列结构简单、易集成、非挥发存储等优势，在保证性能良好的前提下，大幅简化多位全加器的结构，节省芯片面积，并有望大幅度降低功耗。

[0043] 在一些实施例中，全加器包括一种基于阻变器件的交叉(Cross-bar)阵列，阵列包括：图形化的N条平行排列底电极、与底电极交叉(通常是垂直交叉)的图形化N条平型排列的顶电极、位于底电极和顶电极交叉位置的阻变层(N*N)。上述底电极和顶电极在阻变存储器应用中通常分别被称为字线(WL)、位线(BL)，本技术中，为方便起见沿用字线(WL)、位线(BL)的称谓，如图1所示。每条字线、位线连接有选通晶体管或传输门(Twl、Tbl)，以控制在某次操作中选通的字线、位线。

[0044] 多位全加器的信号输入通过在字线(WL)、位线(BL)上按加脉冲电压信号实现，信号输入的次序、电压值、脉冲宽度取决于预先设定的操作模式，操作参数的设定主要考虑的是阻变器件自身性能。不同材料阻变器件的选用只需依照材料不同改变个别操作参数的设定，并不影响本技术中技术方案中多位全加器功能的实现。本技术方案中采用双极模式的阻变器件。

[0045] 优选的，本技术方案中WL在BL上方，WL是各阻变器件的顶电极，BL是各阻变器件的底电极，如图1所示。

[0046] 本技术方案中阻变器件在顶电极加正电压脉冲或底电极加负电压脉冲时发生Set过程，阻值降低，在顶电极加负电压脉冲或底电极加正电压脉冲时发生Reset过程，阻值升高。阻变器件的直流特性如图2所示。

[0047] 虽然现阶段已经制备出许多材料和结构的具有多个电阻态的阻变器件，个别设计中用单个阻变器件实现的电阻态甚至超过16个。然而阻变器件高低阻态间的窗口是有限的，由于阻变器件阻变机制带来的原理性涨落不可避免，随着阻态的增多，阻态间的窗口变小，阻值的分辨变得困难，写入、读取出错的概率变大。本技术方案中，考虑加法器对加法运算准确度的要求，只利用高阻值状态(HRS)、低阻值状态3(LRS3)，低阻值状态2(LRS2)，低阻值状态1(LRS1)四个共计2bit阻态(阻值排序HRS＞LRS3＞LRS2＞LRS1)。考虑到多数阻变器件都可以实现＞1e5的窗口，使用四个阻态将保证多次操作相邻阻态间阻值窗口始终＞10，如图3所示，大幅提高了基于阻变器件交叉阵列的多位全加器的可靠性，同时减少了对错误纠正电路，容错冗余机制设计的需求，符合电路设计的发展方向。

[0048] 本技术方案利用Set电压脉冲的宽度，或者说相同宽度的脉冲电压个数，调制阻变器件阻值，改写存储在阻变器件中的二进制信息，如图4所示。

[0049] 本技术方案中，高阻值状态(HRS)和低阻值状态2(LRS2)代表0，低阻值状态3(LRS3)，低阻值状态1(LRS1)代表0，如图5所示。在其他的实施例中，也可以使用其他的阻值状态来表示0或者1。

[0050] 多位全加器的每一位本位和结果，以及进位信号都以非挥发的方式存储在阻变器件交叉阵列中，这些结果以阻值的方式存储。结果信号的读出，或加法操作过程中中间信号的读出通过在字线、位线上加较小读出电压(Vread)，并利用外部电路读取特定字线、位线电流实现。读出的电流数值主要反映基于阻变器件交叉阵列的多位全加器中各阻变器件的电阻值，通过预先设计的操作模式，电阻值和计算结果对应。

[0051] 本技术方案中N*N阻变器件交叉阵列如图1所示中，字线(WL)、位线(BL)分别按序标明为WLi(i＝0，1，2…..N-1)、BLj(j＝0，1，2…..N-1)。第i行字线WLi、第j列位线BLj交叉选中的的阻变器件标为为Ri，j(0≤i，j≤N-1)。要做加法的N-1位(最低位不考虑进位，最高位考虑向更高位的进位时N*N阵列可实现N-1位加法，如果考虑最低位进位，则实现N-2位)数据为AN-1AN-2……A2A1A0，BN-1BN-2….B2B1B0，其中AN-1、BN-1分别是最高位，A0、B0分别是最低位。Ai通过WLi输入、Bj通过BLj输入(0≤i，j≤N-1)，例如AN-1通过WLN-1输入，A3通过WL3输入，B1通过BL1输入。第Ai、Bi位数据分别通过WLi、BLi输入，注意到WLi、BLi共同选中Ri，i。Ri，i周围的三条字线、三条位线和其交叉形成的九个器件分别是Ri-1，i-1，Ri-1，i，Ri-1，i+1；Ri，i-1，Ri，i，Ri，i+1；Ri+1，i-1，Ri+1，i，Ri+1，i+1；或记为矩阵形式(i，j≥1时)：

[0052] Ri-1，i-1Ri-1，i Ri-1，i+1

[0053] Ri，i-1 Ri，i Ri，i+1

[0054] Ri+1，i-1 Ri+1，i Ri+1，i+1

[0055] 本技术方案中，通过字线WL输入的数据，输入1对应正电平短脉冲Vpulsewl，输入0代表零电平也就是在操作时不加脉冲；通过位线BL输入的数据，输入1代表负电平短脉冲Vpulsebl，输入0代表零电平也就是在操作时不加脉冲。由于本技术中阻变器件的双极阻变特性，在WL或BL上输入1对阻变器件来说都是Set脉冲。注意由于如前文所述，本技术方案中主要WL和BL上的电压脉冲宽度，而非电压脉冲大小来调制阻变器件阻值，WL和BL上的电压脉冲不应同时施加，避免电压叠加，应利用时钟电路等错开一定的时间(＞100ns)施加。作为全加器，加法本身是有交换律的，本技术方案中正负脉冲的区别设计主要是考虑两个加数分别加在顶电极和底电极，而双极模式下的阻变器件具有不对称性。该逻辑设计可以方便的通过连接到阻变器件交叉阵列字线(WL)、位线(BL)的脉冲发生器的差异实现。Vpulsewl，Vpulsebl的取值如下表1和表2：

[0056] 表1

[0057]A0 0 1
Vpulsewl 0 +Vpulse

[0058] 表2

[0059]B0 0 1
Vpulsebl 0 -Vpulse

[0060] 对WL加一个正电平Vpulse或对BL加一个负电平-Vpulse将使阻变器件的阻值往低阻值方向移动，一个Vpulse对应一次相邻阻值的变化(如从HRS-＞LRS3，或从LRS2-＞
LRS1)，如图4。

[0061] Ai、Bi分别是两个被加数的第i位，按全加器的逻辑原理。第i位需要完成三个部分的逻辑：第一部分是考虑前一位来的位Ci-1，第二部分是求得本位输出Si，第三部分是求得送往第i+1位的进位Ci。

[0062] 本技术方案中，进行运算前将N*N阵列中所有阻变器件Reset为高阻态(HRS)。

[0063] 以下通过说明i＝0，i＝1时A0，B0的本位和S0，进位信号C0和A1B1本位和S1，进位信号C1的运算产生来说明本技术方案。

[0064] A0，B0是最低位，该位全加器的真值表：

[0065] 表3

[0066]A0 B0 S0 C0
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

[0067] 控制WL，BL选通晶体管Twl，Tbl，选通所有WL，BL，对WL0，BL0依次分别施加电压脉冲Vpulsewl，Vpulsebl(Vpulsewl，Vpulsebl的取值取决于A0，B0的值，参见表1)，WL1，BL1接低电平。电压脉冲输入完成后，存储在R0，0上的数据是本位和S0，进位数据存储于C“0 进位信号存储回路”。C“0 进位信号存储回路”指WL1到BL1的由R0，0，R0，1，R1，0三个阻变器件串联构成的回路。进位数据的存储形式是是R0，0，R0，1，R1，0三个阻变器件都为低阻态(低阻态3、低阻态2、低阻态1均可)时，C“0 进位信号存储回路”连通，C0＝1；亦即当R0，0，R0，1，R1，0三个阻变器件中任一为高阻态时，C“0 进位信号存储回路”断路，C0＝0。

[0068] A1，B1位的计算需要考虑来自A0，B0位的进位C0，然后计算出本位和S1和送往下一位的进位C1。真值表分C0＝0，C0＝1两种情形分别列出如下：

[0069] 表4

[0070]C0＝0时，A1 B1 S1 C1
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

[0071] 表5

[0072]C0＝1时，A1 B1 S1 C1
0 0 1 0
0 1 0 1
1 0 0 1
1 1 1 1

[0073] 对A1，B1位进行计算前需要读取判断来自前一位的进位C0，本技术方案中对C0的读取的方法：控制WL，BL选通晶体管Twl，Tbl，只选通WL1，BL1，在WL1(BL1也可)上加一个较小的，不至于引起阻值明显变化的读取电压Vread，如果读到显著电流，则说明C0＝1，如果没有读出显著电流，则说明C0＝0。由于R1，1和其他Ri，j(i＞1，j＞1)都处于高阻态(HRS)，只有R0，1，R0，0，R1，0都处于低阻态，也就是R0，1，R0，0，R1，0串联组成的WL1和BL1间的泄露电流通路联通，亦即前述C“0 进位信号存储回路”连通，C0＝1时，才能读出显著电流。由此实现了对前述“进位信号存储回路”连通与否的判断，从而实现对前位进位数据C0的判断。

[0074] 注意到C0＝0的情形和A0，B0位的运算时一样的，如果C0＝0，A1，B1位的操作同A0，B0位，本位和S1存储在R1，1中，进位数据的存储于由WL2到BL2的由R1，1，R1，2，R2，1三个阻变器件串联构成的C“1 进位信号存储回路”。R1，1，R1，2，R2，1三个阻变器件都为低阻态(低阻态3、低阻态2、低阻态1均可)时，C“1 进位信号存储回路”连通，C1＝1；亦即当R1，1，R1，2，R2，1三个阻变器件中任一为高阻态时，C“1 进位信号存储回路”断路，C1＝0。

[0075] C0＝1的情形下，A1，B1位运算的真值表同A0，B0位不同。外部电路在前述读取判断步骤中若读取到C0＝1的信息，应在本位输入A1(对应着Vpulsewl)，B1(对应着Vpulsebl)之外再加一个Vpulsec，Vpulsec可以加在WL1也可以加在BL1端口，加在WL1端时大小为+Vpulse，加在BL端时大小为-Vpulse。Vpulsec的加法如下表：

[0076] 表6

[0077]A1(WL1) B1(BL1) Vpulsec位置
0 0 WL/BL
0 1 WL
1 0 BL
1 1 WL/BL

[0078] 原则只有一条：避免WL，BL中的一条加两个电压脉冲另一条加零个脉冲的情形，这样的原则可以通过设计输入信号控制的选通晶体管或基于阻变器件的选通电路实现。本技术重在利用基于阻变器件交叉阵列加法器的实现和利用“读取操作串扰”的办法存储进位数据。外围的设计在本技术方案中不作详细说明。

[0079] 经过上述操作，最后计算结果的存储位置与C0＝0的情形一致：R1，1将存储本位和S1，进位数据的存储于由WL2到BL2的由R1，1，R1，2，R2，1三个阻变器件串联构成的C1“进位信号存储回路”。R1，1，R1，2，R2，1三个阻变器件都为低阻态(低阻态3、低阻态2、低阻态1均可)时，C1“进位信号存储回路”连通，C1＝1；亦即当R1，1，R1，2，R2，1三个阻变器件中任一为高阻态时，C1“进位信号存储回路”断路，C1＝0。

[0080] 第0位和第1位的运算、进位过程已经说明，第2位，第3位……第n-1位的运算方法相同。特别之处第n-1位的本位和Sn-1存储于Rn-1，n-1，进位数据的存储于由Rn-1，n-1，Rn-1，n，Rn，n-1三个阻变器件串联构成的Cn-“1 进位信号存储回路”。Rn-1，n-1，Rn-1，n，Rn，n-1三个阻变器件都为低阻态(低阻态3、低阻态2、低阻态1均可)时，Cn-1“进位信号存储回路”连通，Cn-1＝1；亦即当Rn-1，n-1，Rn-1，n，Rn，n-1三个阻变器件中任一为高阻态时，Cn-“1 进位信号存储回路”断路，Cn-1＝0。对Cn-1的读出与计算A1，B1位(第1位)时对C0的读出方法相同。

[0081] 增大N的数值可以实现更多位数的计算。由于N-1位全加器各位的本位和正好处于交叉阵列的主对角线上，通过在WL上加较小的不至于引起阻值显著变化的读取电压Vread可一次读出全部本位和Sn-1Sn-2…..S2S1S0，这一和与最高位进位Cn-1一起共同构成全加器的完整运算结果。

[0082] 如果需要利用该N*N单元进行下一次运算，将全部单元Reset至高阻态，开始新的运算。如果暂时不进入下一次运算，本次运算的结果将非挥发性存储于阵列中。

[0083] 本技术中的方案，利用基于阻变器件的交叉阵列构成多位全加器电路，其中本位和数据非挥发性存储于交叉阵列主对角线上，进位数据存储于主对角线两侧相邻单元，“进位信号存储回路”有效利用了类似阻变存储器交叉阵列中对存储器操作不利得“读取操作串扰”现象，利用存储回路(串扰回路)的连通与否存储进位数据。本技术大幅简化了多位全加器电路。减少进位信号产生的额外电路，减少电路延时和芯片面积，并使加法器具有非挥发性存储的能力。

[0084] 由于本技术中的阻变器件交叉阵列也可以用来实现阻变存储器阵列，本技术有助于运算器和存储器的集成，有助于提升集成电路密度。

[0085] 以下以N＝5的情形举例说明5*5阻变器件交叉阵列实现4位全加器的具体方式，将阻变器件交叉阵列中阻变器件阻值和对应的数值简单记为矩阵：

[0086]

[0087] 按前述操作模式，初始时阻变器件交叉阵列的全部器件被Reset至HRS，阻变器件交叉阵列阻值分布和对应的数值如下矩阵：

[0088]

[0089] 以下说明四位全加运算1010+1111的实现，

[0090] 该实例中，A3＝1，A2＝0，A1＝1，A0＝0，B3＝1，B2＝1，B1＝1，B0＝1。

[0091] 步骤一：计算第0位。开启所有Twl、Tbl，选通所有WL、BL，A0＝0，于是对WL0不施加电压脉冲，B0＝1，于是对BL0施加-Vpulse，由于所有WL被选通，BL0上施加-Vpulse，与BL0连接的一行阻变器件都有电流流过，发生一个Set过程，由HRS被Set为LRS3，步骤一过后阻变器件交叉阵列阻值分布和对应的数值如下矩阵：

[0092]

[0093] N0，0为本位和S0＝1，C0存储于由R0，0，R0，1，R1，0三个阻变器件构成的C“0 进位信号存储回路”。观察到R0，0＝LRS3，R0，1＝LRS3，R1，0＝HRS，R1，0是HRS，C“0 进位信号存储回路”没有导通，C0＝0，上述只是描述性说明。实际电路操作中，C0的结果将在步骤二通过施加小电压读取信号读出用以参加第二位的运算。

[0094] 步骤二：读取来自第一位的进位。控制Twl、Tbl，只开启Twl1、Tbl1，也就是只选通WL1、BL1，在WL1(BL1也可)上加一个较小的，不至于引起阻值明显变化的读取电压Vread，在本例中，由于步骤一电压脉冲只加在了WL0、BL0上，Ri，，j(i≥1且j≥1)还没有经历电压脉冲，Ri，，j(i≥1且j≥1)＝HRS，R1，1＝HRS，唯一可能造成读取出显著电流的是R0，0，R0，1，R1，0串扰通路(C“0 进位信号存储回路”)为低阻的情形，本实例中R00＝LRS3，R01＝LRS3，R10＝HRS，R10是HRS，上述通路没有导通，读取不到显著电流，由此判断C0＝0。

[0095] 步骤三：已在步骤二得到C0＝0，第二位的运算与步骤一类似，开启所有Twl、Tbl，选通所有WL、BL，A1＝1，于是对WL1施加电压脉冲Vpulse，B1＝1，于是对BL1施加-Vpulse，由于所有BL被选通，WL1上施加Vpulse，与WL1连接的一列阻变器件都有电流流过，发生一个Set过程，由于所有WL被选通，BL1上施加-Vpulse，与BL1连接的一行阻变器件都有电流流过，发生一个Set过程，步骤三过后阻变器件交叉阵列阻值分布和对应的数值如下矩阵：

[0096]

[0097] N1，1为本位和S1＝0，C1存储于由R1，1，R1，2，R2，1三个阻变器件构成的C“1 进位信号存储回路”。观察到R1，1＝LRS2，R1，2＝LRS3，R2，1＝LRS3，R1，1、R1，2、R2，1均为LRS，C“1 进位信号存储回路”导通，C1＝1。上述只是描述性说明，实际电路操作中，C1的结果将在步骤四通过施加小电压读取信号读出用以参加第三位的运算。

[0098] 步骤四：读取来自第二位的进位C1。控制Twl、Tbl，只开启Twl2、Tbl2，也就是只选通WL2、BL2，在WL2(BL2也可)上加一个较小的，不至于引起阻值明显变化的读取电压Vread，在本例中，由于步骤一电压脉冲只加在了WL0、BL0上，步骤三电压脉冲只加在了WL1、BL1上，Ri，j(i≥2且j≥2)还没有经历电压脉冲，Ri，j(i≥2且j≥2)＝HRS，R2，2＝HRS，唯一可能造成读取出显著电流的是R1，1，R1，2，R2，1串扰通路(C“1 进位信号存储回路”)为低阻的情形，本实例中R1，1＝LRS2，R1，2＝LRS3，R2，1＝LRS3，R1，1、R1，2、R2，1均为LRS，C“1 进位信号存储回路”导通，可读取到显著电流，由此判断C1＝1。

[0099] 步骤五：已在步骤四得到C1＝1，第三位的运算与步骤一类似，但按前述技术方案中所述，需要多加一个脉冲。开启所有Twl、Tbl，选通所有WL、BL，A2＝0，B2＝1，考虑到C1＝1要补加一个脉冲，于是对WL2施加电压脉冲Vpulse(A2＝0但补加脉冲)，对BL2施加-Vpulse，由于所有BL被选通，WL2上施加Vpulse，与WL2连接的一列阻变器件都有电流流过，发生一个Set过程，由于所有WL被选通，BL2上施加-Vpulse，与BL2连接的一行阻变器件都有电流流过，发生一个Set过程，步骤五过后阻变器件交叉阵列阻值分布和对应的数值如下矩阵：

[0100]

[0101] N2，2为本位和S2＝0，C2存储于由R2，2，R2，3，R3，2三个阻变器件构成的C“2 进位信号存储回路”。观察到R2，2＝LRS2，R2，3＝LRS3，R3，2＝LRS3，R2，2、R2，3、R3，2均为LRS，C“2 进位信号存储回路”导通，C2＝1。上述只是描述性说明，实际电路操作中，C2的结果将在步骤六通过施加小电压读取信号读出用以参加第四位的运算。

[0102] 步骤六：读取来自第三位的进位C2。控制Twl、Tbl，只开启Twl3、Tbl3，也就是只选通WL3、BL3，在WL(BL3也可)上加一个较小的，不至于引起阻值明显变化的读取电压Vread，在本例中，由于步骤一电压脉冲只加在了WL0、BL0上，步骤三电压脉冲只加在了WL1、BL1上，步骤五电压脉冲只加在了WL2、BL2上，Ri，，j(i≥3且j≥3)还没有经历电压脉冲，Ri，，j(i≥3且j≥3)＝HRS，R3，3＝HRS，唯一可能造成读取出显著电流的是R2，2，R2，3，R3，2串扰通路(C“2 进位信号存储回路”)为低阻的情形，本实例中R2，2＝LRS2，R2，3＝LRS3，R3，2＝LRS3，R2，2、R2，3、R3，2均为LRS，C“2 进位信号存储回路”导通，可读取到显著电流，由此判断C2＝1。

[0103] 步骤七：已在步骤六得到C2＝1，第三位的运算与步骤五中类似，相比于步骤一需要多加一个脉冲。开启所有Twl、Tbl，选通所有WL、BL，A3＝1，B3＝1，考虑到C2＝1要补加一个脉冲，于是对WL3施加两个电压脉冲Vpulse(A2＝1加脉冲一个，补加脉冲一个)，对BL2施加-Vpulse，由于所有BL被选通，WL3上施加了两个Vpulse脉冲，与WL3连接的一列阻变器件都有电流流过，发生两个Set过程，由于所有WL被选通，BL2上施加-Vpulse，与BL2连接的一行阻变器件都有电流流过，发生一个Set过程，步骤五过后阻变器件交叉阵列阻值分布和对应的数值如下矩阵：

[0104]

[0105] N3，3为本位和S3＝1，C3存储于由R3，3，R3，4，R4，3三个阻变器件构成的C“3 进位信号存储回路”。观察到R3，3＝LRS1，R3，4＝LRS3，R4，3＝LRS2，R3，3、R3，4、R4，3均为LRS，C“3 进位信号存储回路”导通，C3＝1。上述只是描述性说明，实际电路操作中，C3的结果将在后续步骤通过施加小电压读取信号读出用以参加更高位的运算。

[0106] 至此S0、S1、S2、S3和最高位进位C3的计算都已正确完成如下表。

[0107] 表7

[0108]A3A2A1A0 B3B2B1B0 S3S2S1S0 C3
1010 1111 1001 1

[0109] 值得一提的是，如果要考虑来自更低位的进位C-1，只需要将阻变器件交叉阵列规模增大，N*N阵列可以完成N-1位的带最高位进位CN-1的全加器运算，可以完成N-2位的带最低位进位C-1和最高位进位CN-1的运算。在上述技术方案和具体实施方式中，已完整描述了进位和本位和运算的功能，用N*N阵列实现N-2位的带最低位进位C-1和最高位进位CN-1的运算是完全类似的。

[0110] 虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。