带隙基准源电路

摘要

本发明公开了一种带隙基准源电路，包括：三个镜像电流支路、三个电阻、两个PNP晶体管和一个运算放大器；第二PNP晶体管的发射极面积为第一PNP晶体管的发射极面积的N倍；第一PNP晶体管不和电阻并联。三个镜像电流支路和电源电压之间都串联有本位晶体管。本位晶体管阈值电的接近零伏能使得三个镜像电流支路能够在电源电压上电后都导通，所以能够消除整体电路零电流的简并点；本发明采用单边旁路电阻，第一PNP晶体管不和电阻并联，使得第一PNP晶体管在对应的镜像电流支路导通后直接导通，所以能消三极管零电流的简并点；本发明电路只有一个稳定的工作点，不需要额外的启动电路，电路结构简单。

权利要求

1.一种带隙基准源电路,其特征在于,包括：三个镜像电流支路、三个电阻、两个PNP晶体管和一个运算放大器；

所述三个镜像电流支路的电流大小成比例关系，第二PNP晶体管的发射极面积为第一PNP晶体管的发射极面积的N倍，N大于1；

所述第一PNP晶体管的发射极和第一镜像电流支路的输出节点相连，所述第一PNP晶体管的集电极和基极都接地；

第一电阻的第一端和第二镜像电流支路的输出节点相连，所述第一电阻的第二端和所述第二PNP晶体管的发射极相连，所述第二PNP晶体管的集电极和基极接地；

第二电阻连接于第二镜像电流支路的输出节点和地之间；

第三电阻连接于第三镜像电流支路的输出节点和地之间；

所述第一镜像电流支路的输出节点连接所述运算放大器的一个输入端，所述第二镜像电流支路的输出节点连接所述运算放大器的另一个输入端；第三镜像电流支路的输出节点作为基准电压的输出端；

在所述第一镜像电流支路和电源电压之间串联有第一本位晶体管，在所述第二镜像电流支路和电源电压之间串联有第二本位晶体管，在所述第三镜像电流支路和电源电压之间串联有第三本位晶体管，所述第一本位晶体管、所述第二本位晶体管和所述第三本位晶体管的栅极都连接所述运算放大器的输出端；所述第一本位晶体管、所述第二本位晶体管和所述第三本位晶体管都为本位NMOS管；所述第一本位晶体管、所述第二本位晶体管和所述第三本位晶体管的阈值电压接近零使得在电源电压上电后所述三个镜像电流支路都导通，用以消除整体电路零电流的简并点；

所述第一PNP晶体管没有和电阻并联，所述第一PNP晶体管会在所述第一镜像电流支路导通后直接导通，用以消除三极管零电流的简并点；

整体电路零电流的简并点和三极管零电流的简并点的消除使所述带隙基准源电路仅具有一个稳定的工作点。

2.如权利要求1所述带隙基准源电路，其特征在于：所述第一镜像电流支路由第一PMOS管组成，所述第一PMOS管的源极和所述第一本位晶体管连接，所述第一PMOS管的漏极为所述第一镜像电流支路的输出节点；所述第二镜像电流支路由第二PMOS管组成，所述第二PMOS管的源极和所述第二本位晶体管连接，所述第二PMOS管的漏极为所述第二镜像电流支路的输出节点；所述第三镜像电流支路由第三PMOS管组成，所述第三PMOS管的源极和所述第三本位晶体管连接，所述第三PMOS管的漏极为所述第三镜像电流支路的输出节点。

说明书

带隙基准源电路

技术领域

[0001] 本发明涉及一种半导体集成电路制造，特别是涉及一种带隙基准源电路。

背景技术

[0002] 如图1所示，是现有带隙基准源电路图；现有带隙基准源电路包括：

[0003] 三个镜像电流支路，分别由PMOS管M101、M102和M103组成，并分别用于提供大小成比例的电流I101、I102和I103。

[0004] PNP晶体管Q1和PNP晶体管Q102，PNP晶体管Q102的发射极面积大于PNP晶体管Q101的发射极面积，这样PNP晶体管Q101的基射电压即Vbe101要大于PNP晶体管Q102的基射电压即Vbe102；电阻R101连接在PNP晶体管Q101的发射极和地之间，电阻R102的一端接地、另一端通过电阻R100连接PNP晶体管Q102的发射极，电阻R103连接在PMOS管M103的漏极和地之间。

[0005] 运算放大器101的两个输入端分别连接接地A和B，节点A和B分别为PMOS管M101和M102的漏极并分别和电阻R101和R102连接，运算放大器101的输出端连接PMOS管M101、M102和M103的栅极。PMOS管M103的漏极为基准电压的输出端OUT。

[0006] 现有带隙基准源电路的原理为：

[0007] 两个三极管的基射电压即Vbe的差为ΔVBE＝(Vbe101-Vbe102)；

[0008] 流过PNP晶体管Q102的电流为IQ102＝ΔVBE/R100；

[0009] 流过电阻R102的电流为IR102＝Vbe101/R102；

[0010] I103＝I102＝IQ102+IR102；

[0011] ΔVBE为正温度系数；Vbe101为负温度系数。设置合适的R102和R100的比例，得到零温度系数的电流。

[0012] Vout＝I103×R103；得到零温度系数的电压。

[0013] 上述公式中R100表示电阻R100的电阻值，R102表示电阻R102的电阻值，R103表示电阻R103的电阻值,I101、I102和I103分别表示对应镜像电流支路的电流大小，Vout表示输出的基准电压。

[0014] 但是现有技术缺陷是存在3个简并点：

[0015] 第一个简并点为：整体电路零电流，也即此时上电后I101、I102和I103都为零，电路不工作。

[0016] 第二个简并点为：三极管零电流，也即此时上电后I101、I102和I103虽然都不为零，但是电流仅流过电阻R101和R102，PNP管Q101和Q102中没有电流流过。

[0017] 第三个简并点为期望的稳定工作点，此时能够正常输出基准电压。

[0018] 现有技术中，为了使上电后电路能够直接在第三个简并点工作，需要采用额外的启动电路，电路结构复杂。

发明内容

[0019] 本发明所要解决的技术问题是提供一种带隙基准源电路，只有一个稳定的工作点，不需要额外的启动电路。

[0020] 为解决上述技术问题，本发明提供的带隙基准源电路包括：三个镜像电流支路、三个电阻、两个PNP晶体管和一个运算放大器。

[0021] 所述三个镜像电流支路的电流大小成比例关系，第二PNP晶体管的发射极面积为第一PNP晶体管的发射极面积的N倍，N大于1。

[0022] 所述第一PNP晶体管的发射极和第一镜像电流支路的输出节点相连，所述第一PNP晶体管的集电极和基极都接地。

[0023] 第一电阻的第一端和所述第二镜像电流支路的输出节点相连，所述第一电阻的第二端和所述第二PNP晶体管的发射极相连，所述第二PNP晶体管的集电极和基极接地。

[0024] 第二电阻连接于第二镜像电流支路的输出节点和地之间。

[0025] 第三电阻连接于第三镜像电流支路的输出节点和地之间。

[0026] 所述第一镜像电流支路的输出节点连接所述运算放大器的一个输入端，所述第二镜像电流支路的输出节点连接所述运算放大器的另一个输入端；第三镜像电流支路的输出节点作为基准电压的输出端。

[0027] 在所述第一镜像电流支路和电源电压之间串联有第一本位晶体管(native Mosfet)，在所述第二镜像电流支路和电源电压之间串联有第二本位晶体管，在所述第三镜像电流支路和电源电压之间串联有第三本位晶体管，所述第一本位晶体管、所述第二本位晶体管和所述第三本位晶体管的栅极都连接所述运算放大器的输出端；所述第一本位晶体管、所述第二本位晶体管和所述第三本位晶体管的阈值电压接近零使得在所述电源电压上电后所述三个镜像电流支路都导通。

[0028] 进一步的改进是，所述第一镜像电流支路由第一PMOS管组成，所述第一PMOS管的源极连接和所述第一本位晶体管连接，所述第一PMOS管的漏极为所述第一镜像电流支路的输出节点；所述第二镜像电流支路由第二PMOS管组成，所述第二PMOS管的源极连接和所述第二本位晶体管连接，所述第二PMOS管的漏极为所述第二镜像电流支路的输出节点；所述第三镜像电流支路由第三PMOS管组成，所述第三PMOS管的源极连接和所述第三本位晶体管连接，所述第三PMOS管的漏极为所述第二镜像电流支路的输出节点。

[0029] 进一步的改进是，所述第一本位晶体管、所述第二本位晶体管和所述第三本位晶体管都为本位NMOS管。

[0030] 本发明通过在三个镜像电流支路的电源电压侧分别串联一个本位晶体管，本位晶体管阈值电的接近零伏即本位晶体管无法完全关闭，利用本位晶体管的阈值电接近零伏的特性，使得三个镜像电流支路能够在电源电压开启后都导通，所以能够消除现有技术中存在的整体电路零电流的简并点；同时本发明采用单边旁路电阻即两个PNP晶体管中的一个不和电阻并联，使得不和电阻并联的PNP晶体管在对应的镜像电流支路导通后直接导通，所以能消除现有技术中存在的三极管零电流的简并点；故本发明电路只有一个稳定的工作点，不需要额外的启动电路，电路结构简单。

附图说明

[0031] 下面结合附图和具体实施方式对本发明作进一步详细的说明：

[0032] 图1是现有带隙基准源电路图；

[0033] 图2是本发明实施例带隙基准源电路图。

具体实施方式

[0034] 如图2所示，是本发明实施例带隙基准源电路图，本发明实施例带隙基准源电路包括：三个镜像电流支路、三个电阻R0、R1和R2、两个PNP晶体管Q1和Q2和一个运算放大器1；

[0035] 所述三个镜像电流支路的电流大小成比例关系，本发明实施例中所述三个镜像电流支路提供的电流分别为I1、I2和I3。

[0036] 第二PNP晶体管Q2的发射极面积为第一PNP晶体管Q1的发射极面积的N倍，N大于1；这也使得所述第一PNP晶体管Q1的基射极电压Vbe1大于所述第一PNP晶体管Q1的基射极电压Vbe2。

[0037] 所述第一PNP晶体管Q1的发射极和第一镜像电流支路的输出节点即节点A相连，所述第一PNP晶体管Q1的集电极和基极都接地GND。

[0038] 第一电阻R0的第一端和所述第二镜像电流支路的输出节点即节点B相连，所述第一电阻R0的第二端和所述第二PNP晶体管Q2的发射极相连，所述第二PNP晶体管Q2的集电极和基极接地GND。

[0039] 第二电阻R1连接于第二镜像电流支路的输出节点和地GND之间。

[0040] 第三电阻R2连接于第三镜像电流支路的输出节点和地GND之间。

[0041] 所述第一镜像电流支路的输出节点连接所述运算放大器1的一个输入端，所述第二镜像电流支路的输出节点连接所述运算放大器1的另一个输入端；第三镜像电流支路的输出节点作为基准电压的输出端OUT。

[0042] 在所述第一镜像电流支路和电源电压VDD之间串联有第一本位晶体管M4，在所述第二镜像电流支路和电源电压VDD之间串联有第二本位晶体管M5，在所述第三镜像电流支路和电源电压VDD之间串联有第三本位晶体管M6，所述第一本位晶体管M4、所述第二本位晶体管M5和所述第三本位晶体管M6的栅极都连接所述运算放大器1的输出端；所述第一本位晶体管M4、所述第二本位晶体管M5和所述第三本位晶体管M6的阈值电压接近零使得在所述电源电压VDD上电后所述三个镜像电流支路都导通。

[0043] 较佳为，所述第一镜像电流支路由第一PMOS管M1组成，所述第一PMOS管M1的源极连接和所述第一本位晶体管M4连接，所述第一PMOS管M1的漏极为所述第一镜像电流支路的输出节点；所述第二镜像电流支路由第二PMOS管M2组成，所述第二PMOS管M2的源极连接和所述第二本位晶体管M5连接，所述第二PMOS管M2的漏极为所述第二镜像电流支路的输出节点；所述第三镜像电流支路由第三PMOS管M3组成，所述第三PMOS管M3的源极连接和所述第三本位晶体管M6连接，所述第三PMOS管M3的漏极为所述第二镜像电流支路的输出节点。

[0044] 所述第一本位晶体管M4、所述第二本位晶体管M5和所述第三本位晶体管M6都为本位NMOS管。

[0045] 本发明实施例中，三个本位晶体管M4、M5和M6的阈值电的接近零伏，所以本位晶体管M4、M5和M6无法完全关闭，这样在电源电压VDD开启后，本位晶体管M4、M5和M6会都导通从而使得三个镜像电流支路都导通，所以能够消除现有技术中存在的整体电路零电流的简并点。

[0046] 同时本发明实施例采用单边旁路电阻，PNP晶体管Q1不和电阻并联，这样在第一镜像电流支路导通后PNP晶体管Q1会直接导通，所以能消除现有技术中存在的三极管零电流的简并点；故本发明实施例电路只有一个稳定的工作点，不需要额外的启动电路，电路结构简单。

[0047] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。